阶梯掺杂漂移区厚膜SOI+LDMOS的研制研究.pdfVIP

2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 阶梯掺杂漂移区厚膜SOILDMOS的研制 郭宇锋1李肇基2张波2龚建荣1 (1．南京邮电大学光电工程学院，210003，2．电子科技大学Ic设计中心，610054) 摘要：在1．5IXm埋氧层、3．11m顶层硅的SOI材料上研制了漂移区为均匀掺杂、一阶阶 um时，采用二阶掺 梯掺杂和二阶阶梯掺杂的LDMOS。实验结果表明：在漂移区长度为20 杂漂移区可以实现击穿电压和导通电阻的良好折衷。和相同结构的均匀掺杂漂移区相比， 击穿电压可由160V提高到250V，提高幅度为36％，而导通电阻则由1．9Q唧2降低到 1．6Qmm2，降低幅度为16％。 关键词：阶梯掺杂SOI击穿电压导通电阻 1．绪论 SOl技术因其具有速度高、功耗低、寄生效应小、高低压隔离效果好等优点，在智能 Power SPIC 功率集成电路(Smart IC，SPIC)中有广泛的应用前景…。SOI高压器件作为SOI 的核心器件，得到了国际上众多学者的深入研究。和体硅器件相比，SOI高压器件的主要 问题是击穿电压较低。为此，人们提出了两种解决方案：一是采用超薄顶层硅结构，利用 缩短电离积分路径，提高硅临界电场来提高纵向耐压，但是较薄的顶硅层使得横向击穿特 性变差，为此S．Merchant等采用线性漂移区来改善表面电场分布，提高击穿横向电压， 但这将带来工艺复杂、自热效应明显等问题瞳3。二是采用较厚的项层硅，并精心设计漂移 区浓度，使其满足RESURF原理，击穿时使硅层全部耗尽，从而获得较高的击穿电压。F．L． Chang和SunkavalliR．等人的仿真和计算表明，对于厚顶层硅SOI结构，采用一阶或两 阶阶梯掺杂漂移区即可获得相当均匀的表面电场口“3。本文作者基于分区求解边界条件耦合 的二维Poisson方程，提出了一个适用于漂移区为均匀掺杂、阶梯掺杂和线性掺杂的SOI 高压器件统一耐压模型，对这一现象进行了定量的理论解释，并将其用于器件结构的优化 旧1。但是迄今为止，作者还未见到基于厚膜SOl的阶梯漂移区高压器件的实验报道。 u um埋氧层 本文在作者所建统～耐压模型的指导下，在3．065Ill顶层硅厚度、1．497 的SOI上进行了均匀、一阶和二阶掺杂漂移区SOI高压器件的设计和研制。实验结果表明 阶梯掺杂漂移区SOl结构不但可以大幅度提高击穿电压，而且可以有利于降低导通电阻。 2．器件结构与工艺 图1给出了均匀掺杂和阶梯掺杂漂移区SOILDMOS的纵向剖面图，可见对于阶梯掺杂 结构而言，漂移区被分成几个不同杂质浓度的分区。数值仿真和理论计算均表明，当杂质 浓度从源到漏逐渐升高时可以大幅度改善击穿电压口‘51。 um 1．t um、漂移区长度厶为20 图2给出了顶层硅厚度以为4m、埋氧层厚度k为1 时的均匀、一阶和二阶掺杂漂移区的SOlLDMOS在外加反向偏压同为160V时的表面电场 分布。为具可比性，我们使不同结构的漂移区平均杂质密度Q都等于1×1012cm～。这里Q 由下式计算： Q=(-1，I～i、n『Q(^)出一以／乙、nrⅣ(工)出 (1) 图中的数值仿真和模型计算结果一致表明：同均匀掺杂结构相比，阶梯掺杂结构在分 2005年11月 第十四届全国半导体集成电路、硅材料学术会议 珠海 区边界上将出现新的电场峰值，这些峰值一方面抬高了漂移区中部电场，另一方面也削弱 了漂移区两端电场，从而获得较为均匀的表面电场，进而提高横向击穿电压口-51。而且阶 梯数越高，表面电场越均匀，击穿电压越高。若定义归一化击穿电压6矿为n阶阶梯掺杂 漂移区的击穿电压与理想线性漂移区的击穿电压之比，可得∞1： 易卢—VB(n-—step)