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第八章CPLD 器件应用
CPLD
CPLD
8.1 CPLD
CPLD
CPLD CPLD
A/D D/A
0.1Hz-50MHz CPLD
116 BCD
2MAX+PLUS 10.0
3ACEX EP1K 100QC208-3
4CPLDEE-4
(1)
1000Hz
1000Hz
1MHz
f=100MHz/
8-1
1000Hz ?
K
8-1
212
CPLD
FS
8-2
8-2 inclk
40MHzfin 0. 1Hz 50MHzFS
k fsurveya
inclk 2
HDL
subdesign fsurveya
(inclk,fin: input;
mf[25..0] : output;
)
variable
ma[26..0]:dff;
fd:dff;
st[1..0]:dff;
mc[25..0],mf[25..0]:dff;
begin
ma[].clk=inclk;fd.clk=inclk;
st[].clk=inclk;mc[].clk=fin;mf[].clk=inclk;
if ma[]=then
ma[]=0;fd=!fd;
else
ma[]=ma[]+1; fd=fd;
213
CPLD
end if;
case st[] is
when 0=
mc[]=0;mf[]=mf[];
if fd then
st[]=1;
else
st[]=0;
end if;
when 1=
MF[]=MF[];
if fd then
st[]= 1;
mc[]=mc[]+ 1;
else
st[]=2;mc[]=mc[];
end if;
when 2=
mf[]=mc[];mc[]=mc[];
st[]=0;
end case;
end;
fsurvb 1MHz
inclk 1MHz FS
HDL
subdesign fsurv
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