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2018-01-12 发布于上海
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基于FPGA实现的SIRF模块级流水线设计 The Module-Level Pipelining Design of SIRF Based on FPGA

Aug．2014 航天控制 ·l9· VolI32．NO．4 Control Aerospace 士基于FPGA实现的SIRF模块级流水线设计吴将朱志宇江苏科技大学电子信息学院，镇江212003 摘要针对粒子滤波算法是计算量大、实时性差，难于硬件实现的特点，本文提出了用于目标跟踪问题的样本一重要性一重采样粒子滤波算法(SIRF)的模块级流水线设计方法：SIRF算法最重要的部分是数据中心，它负责处理模块之间大量的数据传输。整个滤波器使用模块级流水线设计，主要包括粒子生成模块、粒子更新模块、重采样模块、输出生成模块，该设计大大简化了设计流程。模块叁曲级流水线通过分布式控制器来实现同步执行，该控制器控制各个处理模块的数据生成和传输。最后利用XilinxFPGA验证了该滤波器的实时性：关键词 SIRF；模块流水线；目标跟踪；缓冲控制器；FPGA 中图分类号：TP391 文献标识码：A 文章编号：1006—3242(2014)04—0019—05 The Module-Level ofSIRFBasedonFPGA PipeliningDesign WU an Z J h l g ” S O O 【工] n d O O 叫 LnVe；2 y 叫们Z．叭eme nd 0 Z●n n 2 2003 g g g AbstractThemaindrauback isthe and real—time ofparticlefilter largecomputationpoor periormance． is to hardware．The module—levelis is Thus，itdifficuhimplementby designof pipelinepresented，which basedonthe sampleimportanceresampling(SIR)particlefilterfor bearings—onlytrackingproblem．The most SIRFisdata is amountdata importantpartof center，whichresponsiblefor processinglarge of transfer blocks．Theentire