白中英--第5版--chp2.ppt

* * 流水线原理 一个具有k 级过程段的流水线处理 n 个任务需要的时钟周期数为Tk＝k＋(n－1)， 所需要的时间为： T＝Tk × τ 而同时，顺序完成的时间为：T＝n×k×τ k级线性流水线的加速比： Ck ＝ TL ＝ 　n·k　 Tk k＋(n－1) * * 流水线浮点运算器 A＝a×2P,　　B＝b×2q 　　在4级流水线加法器中实现上述浮点加法时,分为以下操作： (1) 求阶差 (2) 对阶 (3) 相加 (4) 规格化 CAI * * 2.6.4浮点运算器实例 浮点运算器实例 CPU之外的浮点运算器（数学协处理器）如80287 完成浮点运算功能，不能单用。 可以和80386或80286异步并行工作。 高性能的80位字长的内部结构。有8个80位字长以堆栈方式管理的寄存器组。 浮点数格式完全符合IEEE标准。 CPU之内的浮点运算器（486DX以上） * * 2.6.4 浮点运算器实例 返回 图2.23 80x87浮点运算器逻辑框图 CAI * * * * * * * * * * * * * * * * * * 原码、反码、补码表示分别示于下图。与原码、反码不同,在补码表示中“0”只有一种形式,且用补码表示负数时范围可到－2n 。 * * 二进制真值ｘ及其诸码值列于下表,其中0在[ｘ]原，[ｘ]反中有两种表示。由表中数据可知,补码值与移码值差别仅在于符号位不同。 * * E=e+128 * * * * * * * * * * * * * * * * 675 * * 675 * * 商小于１，被除数小于除数； 除数不能为０ * * 商小于１，被除数小于除数； 除数不能为０ * * 商小于１，被除数小于除数； 除数不能为０ * * * * 公式简单讲一下,以后就按照补码加减法计算. * * 2.5.2 多功能算术/逻辑运算单元ALU 令G＝Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3 P＝X0X1X2X3 G为进位发生输出 P为进位传送输出 增加P和G的目的在于实现多片（组）ALU之间的先行进位，需要配合电路，称为先行进位发生器（CLA） 器件： 74181 * * 3、算术逻辑运算的实现 2.5.2 多功能算术/逻辑运算单元ALU 图2.11 正逻辑操作数表示的74181ALU逻辑电路图 CAI * * 2.5.2 多功能算术/逻辑运算单元ALU 算术逻辑运算的实现（74181） M=L时，对进位信号没有影响，做算术运算 M=H时，进位门被封锁，做逻辑运算 说明： 74181执行正逻辑输入/输出方式的一组算术运算和逻辑运算和负逻辑输入/输出方式的一组算术运算和逻辑运算是等效的。 A=B端可以判断两个数是否相等。 * * 4、两级先行进位的ALU 4片（组）的先行进位逻辑 Cn+x=G0+P0Cn Cn+y=G1+P1Cn+x=G1+G0P1+P0P1Cn Cn+x=G2+P2Cn+y =G2+G1P2+G0P1P2+P0P1P2Cn Cn+4=G3+P3Cn+z =G3+G2P3+G1P2P3+G0P1P2P3+P0P1P2P3Cn =G*+P*Cn G*为成组先行进位发生输出 P*为成组先行进位传送输出 2.5.2 多功能算术/逻辑运算单元ALU * * 成组先行进位部件CLA的逻辑图 2.5.2 多功能算术/逻辑运算单元ALU CAI * * 设计16位ALU 2.5.2 多功能算术/逻辑运算单元ALU Cn+x=G2+P2Cn+y Cn+4=G3+P3Cn+z 片内先行进位,片间先行进位. * * 2个74L182 8个4位ALU74L181 2.5.2 多功能算术/逻辑运算单元ALU 图2.13 用两个16位全先行进位逻辑级联组成的32位ALU CAI * * 2.5.3内部总线 内部总线 机器内部各部份数据传送频繁,可以把寄存器间的数据传送通路加以归并,组成总线结构。 分类 所处位置 内部总线（CPU内） 外部总线（系统总线） 逻辑结构 单向传送总线 双向传送总线 * * 2.5.3 内部总线 图2.14 由三态门组成的双向数据总线 CAI * * 2.5.4定点运算器的基本结构 1、单总线结构的运算器 CAI * * 2.5.4定点运算器的基本结构 2、双总线结构的运算器 * * 2.5.4定点运算器的基本结构 3、三总线结构的运算器 * * 2.6 浮点运算方法和浮点运算器 2.6.1 浮点加法、减法运算 2.6.2 浮点乘法、除法运算 2.6.3 浮点