超高速时钟数据恢复电路及分接器电路研讨.pdf

RESEARCHONULTRAHIGHSPEED CLOCKANDDATAI冱COVERY 烈TEG脚EDCIRCUITSAND INTEGRATED DEMUITIPLEXER to ADissertationSubmitted SoutheaSt UniVers时 FormeAcademicofDoctorof De伊ee Engineering BY ZhangChangchun Supervisedby Prof W_angZhigong Scienceand Sch00lofInf-o珊ation Engineering Southeast UniVersity O 201 May 档，可以采用影印、缩印或其他复制手段保存论文。本人电子文档的内容和纸质论文的内容相一致。除 在保密期内的保密论文外，允许论文被查阅和借阅，可以公布(包括以电子信息形式刊登)论文的全部 内容或中、英文摘要等部分内容。论文的公布(包括以电子信息形式刊登)授权东南大学研究生院办理。 ～繇蚴髂名：睁期：岫 摘要 摘 要 随着半导体工艺(尤其CMOS工艺)特征尺寸的不断缩小及集成电路(IC)规模的不断增大，IC 越来越快的工作速度，客观上要求IC之间的通信带宽应该也大体与之成比例地增长；然而摩尔定律 (Moore’sLaw)和Rem定律(Rc玑t’smle)告诉我们，为了保证IC系统的平衡发展，每个输入输出(帕： Data 究具有非常重要的意义。 本文首先总结、分析及比较了各种串行和并行CDR相关的技术，着重研究了基于锁相环PLL(P}擞 Locked ConVen哪、CP(Ch鹕eP呻p)及VCO(vol切ge-Con仃olledOscillator)等， Detector)、Ⅶ(vol协ge—to—Cll盯ent 并提出了以环路增益(L00pGaill)为中心的CDR的设计方法。 在对现存的基本CDR技术和时钟策略进行比较分析的基础上，结合具体的应用环境，分别设计了 针对单路串行和多路并行I／O接口的CDR及相应的MIⅨ／DEMID(方案。该方案能满足“即插即用’’- 全集成、全自动的要求，不需要任何外部参考时钟，外接元件或外部调谐，只要加上电源和数据源即可 工作。 Gb／s全速率CDR及5Gb，s 采用SMICO．】8岬CMOS工艺，设计了一种2．5 2：1半速率Ml】)(芯片。 单元采用电流折叠技术来克服低电源电压和低VCO压控灵敏度需求之间的冲突；其中，互耦对增加了 一个电流源来提高VCO压控特性的线性度。整个芯片面积为670岫×760岬，功耗为112mW，其中CDR 300mV，It