第23讲 行为与结构描述.pptVIP

EDA应用实践 Verilog行为级描述 电路描述 行为级描述：侧重对模块行为功能的抽象描述 结构级描述：侧重对模块内部结构实现的具体描述 行为级模块描述 由多个并行运行的过程块组成 过程块由过程语句（initial与always）和块语句（串行块begin-end与并行块fork-join）组成 块语句由过程赋值语句和高级程序语句构成 过程赋值语句：阻塞与非阻塞式赋值 高级程序语句：if-else、case、while、wait…… Verilog行为级描述 模块行为描述的构成框架 Verilog行为级描述 模块行为描述的构成框架 例：上升沿D触发器 module dff_pos(data,clk,q); input data,clk; //端口声明 output q; //端口声明 reg q; //数据类型声明 always @(posedge clk) q=data;//描述体，过程块 endmodule Verilog结构级描述 门级描述：对由基本逻辑门（and、or…）互连而成的具有一定功能的电路模块的描述 结构级描述：将上述逻辑门用一个个功能模块替换，就拓展到一般意义的结构级描述 结构级描述侧重对模块内部结构实现的具体描述 Verilog结构级描述 基本逻辑门级元件（Primitive cell） 行为级描述和结构级描述 例：全加器 行为级描述和结构级描述 （C）行为级 当a、b或cin逻辑状态发生变化，采用如下等式得到sum及cout： sum = a⊕b⊕c cout = ab+bc+ca 行为级描述和结构级描述 全加器行为级描述实例： module fadder (sum, cout, a, b, cin); // -------- 端口声明 output sum, cout； input a, b, cin； // -------- 数据类型声明 reg sum, cout； // -------- 行为级描述 always @（a or b or cin）//过程语句 begin //过程块 sum = a^b^cin； //过程赋值语句 cout = (ab)|(bcin)|(cina)； end endmodule 行为级描述和结构级描述 全加器结构级描述实例 module fadder (sum, cout, a, b, cin); //----------- 端口声明 output sum, cout； input a, b, cin； // ----------- 门级互连 xor U0（sum, a, b, cin）; and U1（net1, a, b）； and U2（net2, a, cin）； and U3（net3, b, cin）； or U4（cout, net1, net2, net3）； endmodule Copyright ? Http:// *SiChuan Engneering Colledge-1959 四川工程职业技术学院 EDA课程电子教案 Copyright ? Http:// *SiChuan Engineering Technical College-1959 Copyright ? Http:// 四川工程职业技术学院 EDA课程电子教案 Copyright ? Http:// 第 23 讲 半加器为例: module half_adder (sum, cout, a, b)； output sum, cout; input a, b; xor U0(sum, a, b); and U1(cout, a, b); endmoudle Verilog结构级描述 基本门元件格式： 门名 ＃延迟 调用名 端口名列表； and (out, a, b); or (out, in1, in2, in3); // a primitive instance without // instance name buf U0 (out, in); // specify the instance name notif0 #5 n0(out, in, enable); // specify the delay 注意端口名列表次序为先 outp