模电第六章知识点梳理—清华大学版.pptVIP

第六章 时序逻辑电路 6.1 概述 一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出 二、时序电路的一般结构形式与功能描述方法 可以用三个方程组来描述： 三、时序电路的分类 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后 2. Mealy型和Moore型 Mealy型： Moore型： 6.2 时序电路的分析方法 6.2.1 同步时序电路的分析方法 分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。 一般步骤： ①从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程。 ②将驱动方程代入触发器的特性方程，得到状态方程。 ③从给定电路（或逻辑图）写出输出方程。 例： 6.2.2 时序电路的状态转换表、状态转换图、状态机流程图和时序图 一、状态转换表 二、状态转换图 三、状态机流程图（State Machine Chart） 时序电路（也称状态机）逻辑功能的另外一种描述形 式称为状态机流程图，简称SM图，也称为ASM图。 SM图采用类似于编写计算机程序时使用的程序流程图 的形式，表示在一系列时钟脉冲作用下时序电路状态转换 的流程以及每个状态下的输入和输出。可以理解它是状态 转换图按时钟信号顺序展开的一种形式。 SM图使用的图形符号有三种：状态框（矩形框）、判 断框（菱形）、条件输出框（扁圆形） 一个时序电路的SM图由若干个SM模块组成。 四、时序图 例： （4）列状态转换表： （5）状态转换图 *6.2.3 异步时序逻辑电路的分析方法 各触发器的时钟不同时发生 只有那些有时钟信号的触发器才需要用特性方程去计算 次态，而没有时钟信号的触发器将保持原来的状态不变。 例： 6.3 若干常用的时序逻辑电路 6.3.1 寄存器和移位寄存器 一、寄存器 ①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。 ②只要求其中每个触发器可置1，置0。 例1： 例：用维-阻触发器结构的74HC175 二、移位寄存器（代码在寄存器中左/右移动） 具有存储 + 移位功能 器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能 扩展应用（4位 8位） 6.3.2 计数器 用于计数、分频、定时、产生节拍脉冲等 分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制和 循环码… 按计数容量分，十进制，六十进制… 一、同步计数器 同步二进制计数器 ①同步二进制加法计数器 原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 各触发器的驱动方程： 由时序图可以看出，若计数输入脉冲的频率为f，则Q0、Q1、Q2、Q3的输出脉冲的频率将依次为1/2 f、 1/4 f、 1/8 f、 1/16 f.。针对计数器的这种分频功能，也将它称为分频器。 器件实例：74161 ②同步二进制减法计数器 原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ③同步加减计数器（可逆计数器） a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器） b.双时钟方式 器件实例：74LS193（采用T’触发器，即T=1） 2. 同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 器件实例：74 160 ②减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 ③十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态 实例器件 单时钟：74190,168 双时钟：74192 参见P294图6.3