CPU控制电路.docVIP

实 验 报 告 课程名称 FPGA 实验项目 CPU控制电路 实验仪器 Quartus 2 系 别 专 业____________ 班级/学号__________ 学生姓名 __________________ 实验日期 __________________ 成 绩 _______________________ 指导教师 _____________________ 实验七 数字电路系统实验——设计一个CPU计数比较系统 实验目的 1．设计一个计数比较系统在实验装置上验证所设计的电路； 2．二、实验要求keep=1时启动2个8位计数器keep=0时，计数器停止计数并保持当前计数值。/R=0时，CPU读入数据。C=0时，CPU读入A口值；C=1时，CPU读入B口值。完成虚框以外的电路的设计。 思考题：1.若CPU的写信号参与控制，并口的D7~0将成为双向口，如何设计？ 2．不读不写时如何使并口的D7~0呈高阻态？ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FPQ10hz is port( clk :in std_logic; led_out1:out std_logic); end FPQ10hz; architecture miao of FPQ10hz is begin p1:process(clk) variable aa:integer range 0 to 499999; variable q1:std_logic; begin if clkevent and clk=1 then if aa499999 then aa:=aa+1; else aa:=0; q1:=not q1; end if; end if; led_out1=q1; end process p1; end; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FPQ100hz is port( clk :in std_logic; led_out1:out std_logic); end FPQ100hz; architecture miao of FPQ100hz is begin p1:process(clk) variable aa:integer range 0 to 4999; variable q1:std_logic; begin if clkevent and clk=1 then if aa4999 then aa:=aa+1; else aa:=0; q1:=not q1; end if; end if; led_out1=q1; end process p1; end; 八进制计时器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter8 is port(keep,clk,cr:in std_logic; b:out std_logic_vector(2 downto 0)); end; architecture m1 of counter8 is signal po:std_logic_vector(2 downto 0); begin process(clk,cr) begin if cr=1 then po=000; elsif clk event and clk=1 then if keep=1 then if po=8 then po=000; else po=po+1; end if; end if; end if; end process; b=po; end; 比较器 library ieee; use ieee.std_logic_116