电子技术课件触发器和时序逻辑电路.ppt

(5-*) Q2 Q2 J2 K2 Q1 Q1 J1 K1 Q0 Q0 J0 K0 CP 3. 时序图： CP 0 0 0 0 0 1 0 1 0 0 1 1 3 0 1 2 CP Q2 Q1 Q0 1 0 0 4 状态表 1 5 2 4 3 (5-*) 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 01 1 1 0 1 1 1 5、状态转换图 自启动计数器 J2 = Q1 Q0 ， K2 ＝ 1 J1 = K1 ＝ 1 J0 = Q2 ， K0 ＝ 1 0 0 0 0 0 1 0 1 0 0 1 1 3 0 1 2 CP Q2 Q1 Q0 1 0 0 4 状态表 (5-*) SSI二进制计数器 1．二进制异步计数器 （1）二进制异步加法计数器（4位） 工作原理： 4个JK触发器都接成T’触发器。 每当Q2由1变0，FF3向相反的状态翻转一次。 每来一个CP的下降沿时，FF0向相反的状态翻转一次； 每当Q0由1变0，FF1向相反的状态翻转一次； 每当Q1由1变0，FF2向相反的状态翻转一次； (5-*) 用“观察法”作出该电路的时序波形图和状态图。 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。 (5-*) （2）二进制异步减法计数器 用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。 工作原理：D触发器也都接成T’触发器。 由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。 它也同样具有分频作用。 (5-*) 二进制异步减法计数器的时序波形图和状态图。 在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。 (5-*) 2．二进制同步计数器 （1）二进制同步加法计数器 由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路： 因为是“同步”方式， 所以将所有触发器的 CP端连在一起，接计 数脉冲。然后分析状 态图，选择适当的JK 信号。 FF0每来一个CP，向相反的状态翻转一次。所以选 J0=K0=1。 FF1当Q0=1时，来一个CP，向相反的状态翻转一次。所以 J1=K1= Q0 FF2当Q0Q1=1时，来一个CP，向相反的状态翻转一次。所以 J2=K2= Q0Q1 FF3当Q0Q1Q3=1时，来一个CP，向相反的状态翻转一次。所以J3=K3= Q0Q1Q3 分析状态图可见： (5-*) FF0： J0=K0=1。 FF1： J1=K1= Q0 。 FF2： J2=K2= Q0Q1 FF3： J3=K3= Q0Q1Q3 * * * （2-*） 2. JK触发器转换成T触发器 C Q K J T CP （2-*） 3. D触发器转换成T′触发器 C Q D CP 关于触发方式（黑版） 1、同步 2、主从 3、边沿 RD SD C Q K J （2-*） 五、应用举例 例1： 写出下图电路输出逻辑表达式 （2-*） 例2： 写出下图电路输出逻辑表达式 （2-*） 例3：图中各触发器的初始状态Q＝0，试画出在CP信号连续作用下触发器Q端的电压波形。 （2-*） 例4：四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。 电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。 （2-*） CLR D CP Q CLR D CP Q CLR D CP Q CLR D CP Q 1Q 1D 2Q 2D GND 4Q 4D 3Q 3D 时钟 请零 USC 公用清零 公用时钟 74LS175管脚图 （2-*） +5V D1 D2 D3 D4 CLR CP 1 2 2 清零 CP 赛前先清零 0 输出为零发光管不亮 （2-*） D1 D2 D3 D4 CLR CP +5V 1 2 2 清零 CP 1 反相端都为1 1 开启 （2-*） D1 D2 D3 D4 CLR CP 1 2 2 清零 CP +5V 若有一按钮被按下，比如第一个钮。 =1 =0 0 0 被封 这时其它按钮被按下也没反应 (5-*) § 4.2 SSI时序逻辑电路的分析 一、 SSI时序逻辑电路的结构及特点 1、时序电路的特点： （1）含有具有记忆元件（最常用的是触发器）。 （2）具