数电课件2011级新ch5时序电路n.pptVIP

第5章 时序逻辑电路 5.1 锁存器 5.1.1 基本SR锁存器 5.1.2 钟控SR锁存器 5.1.3 钟控D锁存器 5.2 触发器 5.2.1 主从触发器 5.2.2 维持阻塞D触发器 5.2.3 利用传输延迟的触发器 T触发器和T′触发器 5.2.4 触发器的动态参数 5.2.5 触发器的功能及转换 5.3 时序逻辑电路概述 5.4 同步时序电路分析 5.5 同步时序电路设计 5.7 常用时序逻辑电路模块 5.7.1 寄存器 5.7.2 计数器 思考右图功能 思考右图功能 5.7.3 序列信号发生器 一、右移寄存器 (数据从低位进去） （1）用D触发器（也可用JK触发器） （2）驱动方程 D0=DIR D1=Q0 D2=Q1 D3=Q2 （3）逻辑电路图 1D C1 FF0 1D C1 FF1 1D C1 FF2 1D C1 FF3 Q1 Q2 Q3 Q0 CP DIR 移位寄存器 串行数据 输入端 （4）动作特点 设移位寄存器的初始状态Q0Q1Q2Q3=0101，DIR的输入为1。 0 1 0 1 Q1 Q2 DIR Q3 Q0 1 1 0 1 0 1 溢出 在CP脉冲作用下，数据右移一位。 （5）工作波形 设移位寄存器的初始状态Q0Q1Q2Q3=0000，DIR的输入代码为1011，请画出各触发器输出端在移位过程中的波形。 t t t Q0 Q1 Q2 Q3 0 0 0 0 t 0 0 0 0 1 0 1 0 1 0 0 0 0 1 0 0 1 0 1 1 DIR CP 0 t 0 t 1 1 0 1 8位移位寄存器74HC164 8位移位寄存器74HC164 二、左移寄存器（数据从高位进去） （1）用D触发器； （2）驱动方程 D0=Q1 D1=Q2 D2=Q3 D3=DIL （3）逻辑图 DIL Q0 FF0 Q1 FF1 Q2 FF2 Q3 C1 1D CP C1 1D C1 1D C1 1D FF3 串行数据输入端 三、多功能寄存器（并行置数、左移、右移、保持） （1）用D触发器 ； （2）增加两根控制信号S1、S0，用以控制寄存器的功能： S1 S0 功能 0 0 保持 0 1 右移 1 0 左移 1 1 并行置数 （3）驱动方程 以上4个方程可以用4个四选一的数据选择器来实现。 （4）逻辑电路图（见教材P176） （5）74LS194逻辑符号和功能表 0 0 0 0 D0 D1 D2 D3 Q0 Q1 Q2 Q3 A Q0 Q1 Q2 Q1 Q2 Q3 B × ↑ × ↑ ↑ × × × × B × × × A × × × 1 1 0 0 0 1 1 0 0 1 1 1 1 Q0 Q1 Q2 Q3 CP DIL DIR S1 S0 Cr 例：画出由74LS194构成时序电路的状态转换图。 移位寄存器的应用 思考：检验一下该计数器能否自启动？ Q0Q1Q2Q3 0000 1000 1100 1110 1111 0111 0011 0001 右移 置0 扭环形计数器 ◆ 按计数脉冲引入方式，分为同步和异步计数器 ◆ 按进位制，分为二进制、十进制和N进制计数器 ◆ 按逻辑功能，分为加法、减法和可逆计数器 ◆ 按集成度，分为小规模与中规模集成计数器 计数器的分类 例：时序电路如图所示，已知CP脉冲波形，画出Q0~Q3的波形。 Q0 FF0 Q1 CP FF2 Q2 FF1 1D C1 1D C1 1D C1 CP Q1 Q0 Q2 功能：计数、分频、定时。 异步计数器 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 1 1 0 0 0 一、模2n异步加法计数器的构成规律 （1）用T′触发器构成； （2）若触发器要求用上升沿触发，则应用前级Q作为下级的CP，若触发器要求用下降沿触发，则应用前级的Q作为下级的CP。 Q0 FF0 Q1 CP FF2 Q2 FF1 1T C1 1T C1 1T C1 1 1 1 二、模2n异步减法计数器的构成规律 （1）用T′触发器构成； （2）若触发器要求用上升沿触发，则应用前级Q作为下级的CP，若触发器要求用下降沿触发，则应用前级的Q作为下级的CP。 思考：如何用D触发器（上升沿触发）构成模8减法计数器 一、 模2n同步加法计数器 1. 以8进制计数器为例，其状态转换规律