基于FPGA的add_rca_16设计.docVIP

安 康 学 院 EDA设计报告书 课题名称： 基于FPGA的add_rca_16设计 姓 名： 学 号： 院 系： 电子与信息工程系 专 业： 电子信息工程 指导教师： 王庆春 时 间： 一、设计任务及要求： 1、设计任务： 设计基于FPGA的add_rca_16设计 2、要 求： 熟练掌握verilog语言和FPGA开发板环境搭建 指导教师签名： 年 月 日 二、指导教师评语： 指导教师签名： 年 月 日 三、成绩评定： 指导教师签名： 年 月 日 四、系部意见： 系部盖章： 年 月 日 设计项目成绩评定表 设计报告书目录 一、 设计目的 1 二、设计思路 1 三、设计过程 1 3.1、系统总体方案 1 3.2、程序设计具体步骤 2 四、系统调试与结果 8 五、 主要元器件与设备 8 六、课程设计体会与建议 8 6.1、设计体会 8 6.2、设计建议 9 七、 参考文献 9 设计目的 熟练掌握verilog语言及FPGA开发板环境搭建 熟练应用Quartus II 9.1 (32-Bit) 二、设计思路 1、顶层模块首先构建add_rca_16 2、第二层由4个4位的rca构成add_rca_16 3、第三层由4个单比特的全加器构成add_rca_4 4、第四层由2个单比特的半加器和一个或门构成全加器add_full 5、 三、设计过程 3.1、系统总体方案 顶层符号： 第二层由4个4位的rca构成add_rca_16： 第三层由4个单比特的全加器构成add_rca_4： 第四层由2个单比特的半加器和一个或门构成全加器add_full： 第五层由一个与门和一个异或门组成单比特的半加器add_half： 3.2、程序设计具体步骤 第1步、顶层符号： 代码： module add_rca_16(a, b, c_in, sum, c_out); input [15:0] a; input [15:0] b; input c_in; output [15:0] sum; output c_out; wire c_m0, c_m1, c_m2; add_rca_4 m0(.a(a[3:0]), .b(b[3:0]), .c_in(c_in), .sum(sum[3:0]), .c_out(c_m0)); add_rca_4 m1(.a(a[7:4]), .b(b[7:4]), .c_in(c_m0), .sum(sum[7:4]), .c_out(c_m1)); add_rca_4 m2(.a(a[11:8]), .b(b[11:8]), .c_in(c_m1), .sum(sum[11:8]), .c_out(c_m2)); add_rca_4 m3(.a(a[15:12]), .b(b[15:12]), .c_in(c_m2), .sum(sum[15:12]), .c_out(c_out)); endmodule 测试代码： `timescale 1ns/1ns module add_rca_16_tb; reg [15:0] a, b; reg c_in; wire [15:0] sum; wire c_out; integer i; add_rca_16 u1(.a(a), .b(b), .c_in(c_in), .sum(sum), .c_out(c_out)); initial begin a = 0; b = 0; c_in = 0; forever begin for(i=0;i=65535;i=i+1) begin #20 a = i; b = i; c_in = 0; #20 a = i; b = i; c_in = 1; end end end endmodule 第2 步、第二层由4个4位的rca构成add_rca_16： 代码： module add_rca_4(a, b, c_in, sum, c_out); input [3:0] a; input [3:0] b; input c_in; output [3:0] sum; output c_out; wire c_b0, c_b1, c_b2; add_full b0(.a(a[0]), .b(b[0]), .c_in(c_in), .