EDA技术实用教程-第五章 VHDL设计初步.pptVIP

2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR 3. 并置操作符 ? 以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a = 1?0?d(1)?1 ; -- 元素与元素并置，并置后的数组长度为4 ... IF a ? d = 101011 THEN ... –- 在IF条件句中可以使用并置符 5.3.1 半加器描述和CASE语句 在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) 5.3.1 半加器描述和CASE语句 【例5-20】 LIBRARY IEEE ;--或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS B