第 7 章 存储器系统 微型计算机原理与应用 教学课件.ppt

第 7 章 存 储 器 系 统 7.2 读写存储器RAM 7.3 只读存储器ROM 7.4 存储器的组成 7.5 高速缓冲存储器 7.6 磁盘存储器 (3) 如某组(例如组 3)对应行的地址标志的内容与物理地址的高 21 位相一致，则高速命中，组3的该行被选中。 (4) 按物理地址低 4 位(位 3~位 0)确定对组 3 选中行的 16 个字节中规定字节进行读/写操作。 若组 0~组 3 对应行的地址标志内容都与物理地址高 21 位不一致，则未高速命中，此时需访问CPU外的主存储器，且同时还要将包含访问内容的数据块从主存储器中送入内部高速缓存中，以提高后续访问的高速命中率。在READ未命中周期中， CPU从主存储器读取数据，其数据也被写入高速缓存的行组部分， 其行号由数据的物理地址位 10~位 4 决定。数据的物理地址的高 21 位被登记在所选择行组的地址标志部分。 数据拷贝到哪个组中， 应首先选中V位为 0(无效)的组。 经常采用最近最少用(LRU)算法保留最近使用的指令和数据，替代今后使用可能性小的组。 ? 图 7.21 表示将外部的主存储器~2233445FH的 16 字节数据应该拷贝到所选中组的第 69 行中。当CPU访问存储器时，如图7.20所示，按照先选行后选组的顺序访问高速缓存，即首先根据将要访问数据的物理地址位 10~位4选中对应的行(例如 69 行)，然后将物理地址的高 21 位与对应行中地址标志内容进行比较，如果有一个地址标志内容与该地址一致，则命中， CPU访问高速缓存而不访问主存储器；相反，如果 4 个组中没有一个地址标志内容与该地址一致，称为未命中， CPU必须访问外部的主存储器。 图 7.21 主存储器与行组对应位置 在WRITE周期命中时，数据一经写入高速缓存并将修改后的这个行也写到主存储器中去。这种把数据写入高速缓存和主存储器因而修改主存储器内容的方法称之为通写方式。 80486 CPU采用通写方式。 在WRITE周期未命中时，CPU只把数据写入主存储器。 在READ周期命中时， CPU只从高速缓存中读取数据。 内部高速缓存采用指令和数据混合放置， 称之为联合型高速缓存， 其目的是发展多用途，如只执行无数据存取指令时，全部高速缓存就可全部为指令所用；相反，在简单循环中处理大量数据时，在高速缓存中就可以大部分放置数据。 通过使高速缓存中所有行组的有效位(V)变为失效的操作， 可以清除高速缓存。对于80486 CPU，通过外部硬件或执行特殊指令均可清除高速缓存。 7.5.3 外部高速缓存 在 80386 CPU系统中设置了外部高速缓存，而 80486 CPU也支持外部高速缓存，其引脚信号PWT和PCD支持外部高速缓存的实施。外部高速缓存的容量通常比内部高速缓存的容量大得多，一般为 32~256 KB。在 80486 系统中， 当内部高速缓存没有命中时，则在外部高速缓存中大多能命中， 只有当外部高速缓存也没有命中时，才去访问速度较低的主存储器。这样，使CPU访问存储器的平均等待时间几乎趋于零。 外部高速缓存在存储器系统中的位置如图 7.22 所示。外部高速缓存由高速缓存SRAM和高速缓存控制器两部分组成。高速缓存控制器含有控制逻辑和标志存储器。高速缓存采用直接映像方式或 2 路成组相关方式。 图 7.22 高速缓存在存储器系统中的位置 系统程序和各种应用程序以及数据存放在硬盘中，系统中需要常驻内存的程序以及当前执行的程序由操作系统调入主存储器(DRAM)中，CPU经常要使用的主存储器中的指令和数据被拷贝到高速缓存中。外部高速缓存位于CPU和主存储器(DRAM)之间，它一般由几片高速小容量的静态随机存取存储器SRAM组成，读写周期一般为15~35 ns。高速缓存控制器根据高速缓存的结构控制高速缓存的操作。 下面介绍直接映像方式高速缓存和两路成组相关方式高速缓存的结构及工作原理。 1. 直接映像方式高速缓存 假定有一容量为 64 KB的直接映像方式高速缓存， 其主存储器DRAM为 16 MB。 32 位物理地址被分成 3 个字段，最高 8 位为选择字段， 通过片内选择逻辑决定访问高速缓存还是访问主存储器DRAM。地址的A23~A16共 8 位为标志字段，低 16 位地址为变址字段。标志字段再加变址字段共 24 位用来决定 16 MB主存储器地址，它可以遍