VHDL与数字集成电路设计VHDL4-1.pptVIP

第四章 算数逻辑单元 4.1 加法器 4.2 乘法器 VHDL与数字集成电路设计 加法器设计 加法运算从最低位开始，逐步向高位进行； 每一位相加时，产生1位结果（s），同时产生1位进位（c）； 最低位相加时，只需要考虑2个数据的相加：半加； 其余位相加时，需要考虑3个数据的相加：全加。 4.1 加法器、算数逻辑单元 加法器设计 半加器 4.1 加法器、算数逻辑单元 加法器设计 全加器 4.2 加法器、算数逻辑单元 利用半加单元设计全加器 4.2 加法器、算数逻辑单元 可扩展的串行加法器： 采用全加器级联构成 4.2 加法器、算数逻辑单元 4位串行加法器：ASIC设计 第1级采用半加； 最高级取消进位。 4.2 加法器、算数逻辑单元 * * * Define 3 new variable which ONLY depend on A, B Generate (G) = AB Propagate (P) = A ? B Delete = A B Can also derive expressions for S and C o based on D and P Propagate (P) = A + B Note that we will be sometimes using an alternate definit