课程设计---电子表微控器设计及FPGA功能验证.doc

FPGA课程设计报告 题 目：电子表设计及FPGA功能验证1． 技术规范 2 1.1 功能定义 2 1.2 结构框图 3 1.3 顶层管脚说明 3 1.4 时序图 4 1.5 顶层方案设计 4 1.6 小组分工 5 1.7 开发工具说明 5 技术规范 功能定义 设计一个简单的电子表微控器。 用FPGA开发板的按键作为电子表的时间初值设置控制信号，数码管当前时间值输出。用按键选择分别输出：分、秒、1/10秒。1）时间调整模块: 将初始生成的单一时间频率变换为时间计数器和数码管所需的频率，重新设置时间。 2）计数器模块： 每0.1s在0.1s位加1，逢十进一。Second低位逢十进一，高位逢六进一。Minutes与second相同。通过sw1,sw2来控制Minutes与second的调整同时选择输出哪一位。 3）译码模块： 此模块通过3-8译码器实现与数码管的连接，通过按键选择信号实现对分钟、秒钟1/10秒的译码功能。 4）数码管显示模块: 将计数模块输出的数转换为相应的十进制数，使其显示出所需要显示的计数器的数值。 1.3 顶层管脚说明 引脚 Input/output 功能 CLK Input 时钟信号 Clkdis output 秒时钟频率（1hz） [1:0]SEL Input 设置 [7:0]MIN output 输出，调整，复位分钟 [7:0]SEC output 输出，调整，复位秒钟 [3:0]CIN output 输出，调整，复位1/10秒钟 [1:0]SW1,SW2 Input 按键选择1/10秒，秒，分 [2:0]IN input 时间的输入 [7:0]LED output 译码的输出 信号名称的编排如下： （1）时钟信号 clk （2）控制信号 sel、en （3）数据信号 data （4）测试端口信号 1.4 时序图 Clock SW1 SW2 SEL LCD_EN LCD_R/W LCD_DB[7:0] 1.5 顶层方案设计 顶层结构框图： 1.6 小组分工 模块划分 小组分工 组长 计数模块 张宇霆 贾煜涛 显示模块 王芳 分频模块 贾煜涛 时间控制模块 王佳 译码转换 马忠花 1.7 开发工具说明 （1）设计语言：Verilog HDL （2）验证语言：Verilog HDL （3）仿真工具：前仿 modelsim 6.1f 后仿 ?Quartus II?10.1 （4）FPGA开发工具：SOPC开发板 2 CLK Sw1 en_n an sel EN LCD RS R/W DB4 DB5 DB6 DB7 Sw2 按 键 时 钟 计 时 10kHZ 10HZ分频 10hz