第九章 硬件描述 数字电子技术基础 课件 ppt.pptVIP

第九章 硬件描述 9.1 硬件描述语言概述 硬件描述语言的功能 硬件描述语言的发展历史 VHDL与Verilog HDL的比较 软件开发工具简介 一、硬件描述语言的功能 硬件描述语言(Hardware Description Language)是硬件设计人员和EDA工具之间的界面，主要用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 硬件描述语言的主要功能是编写设计文件，建立电子系统行为级的仿真模型并进行仿真，之后进行自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表，然后根据网表和适合某种工艺的器件自动生成具体电路，最后生成该工艺条件具体电路的延时模型。后仿真验证无误后用于制造ASIC芯片或写入FPGA和CPLD器件中。 二、 HDL的发展历史 1. VHDL 2. Verilog HDL 三、VHDL与Verilog HDL的比较 VHDL的例子： ENTINY and_gate IS PORT ( a : IN BIT; b : IN BIT; c : IN BIT); END and_gare; ARCHITECTURE behave OF and_gate IS BEGIN c= a AND b; END behave; 三、VHDL与Verilog HDL的比较 Verilog的例子： module and_gate(A,B,F);//与门 input A,B; output F; assign F=AB; / and U1 (F,A,B); endmodule 四、软件开发工具简介 项目开发流程 软件开发工具 module and_gate(A,B,F); input A,B; output F; assign F=AB; endmodule 第九章结束 谢谢! * * 模块句 成对出现 模块名，设计者定义 端口参数，输入输出变量 端口定义 内置的门原语或赋值语句 注释 项目开发流程 项目开发以模块设计为核心，具体模块设计、编译、仿真的过程包括： 1、电路模块的设计 2、测试模块的设计 3、设计文档的编写和整理 电路模块的设计 1）确定模块的逻辑功能； 2）确定输入、输出变量； 3）确定内部寄存器； 4）编写HDL程序：完成模块的逻辑功能； 5）编译：检查语法错误； 6）综合前仿真； 7）综合：映射门级网表； 8）综合后仿真； 9）下载：程序固化到硬件。 测试模块的设计 描述测试信号的变化和测试过程的模块叫做测试平台；通过观察被测试模块的输出信号是否符合要求可以调试和验证逻辑系统的设计和结构正确与否，以发现问题及时修改。 测试信号和测试条件的控制 被测试模块对测试信号的响应 设计文档的编写和整理： 1）模块的逻辑描述； 2）设计版本号与日期； 3）修改内容与日期，设计者相关信息； 软件开发工具 MAXPLUS II与ISE 、 ModelSim `timescale 1ns/1ns module and_gate_test; reg A,B; wire F; and_gate and_gate(A,B,F); initial begin A=0; B=0; #100 A=1; #100 A=0; B=1; #100 A=1; #200 $finish; end endmodule *