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数字后端流程一【Design_Compile】实例笔记
DC 综合
DC 又称为设计综合 将设计的RTL代码综合成门级网表的过程。
在 DC 流程中 一般要经过以下几个步骤,以项目A为例 做如下分析:
1】 在项目子目录下创建DC文件夹,在DC文件夹下分别创建db in lib_syn log netlist
rpt和 script 文件夹 以及一个makefile 文件用来运行DC 脚本 。
2】 第二步就是复制相应工艺技术库文件到lib_syn ,一般有2种文件各3个分别包括了typical worst 和 best情况,一类是db,文件一类是lib 文件 也可以在lc_shell 下读取lib 得到相应的db文件。
3】 第三步将需要综合的设计RTL代码(Verilog 文件)复制到in 文件夹
4】 第四步在script 创建综合脚本,脚本创建过程将在后面介绍
5】 第五步编写运行脚本的makefile 文件
6】 第六步运行脚本而后查看综合报告,是否有违例现象出现,如果有修改脚本加以修复直到最终通过设计。
注意 另外的几个文件夹作用 db文件夹存放DC综合生成的项目db文件,综合网表输出到netlist 文件夹,综合程序运行报告存放在log文件夹中,而综合结果的数据报告则存放在rpt 文件夹中。
DC脚本的编写(A.scr)
DC综合脚本基本上有几大部分组成
定义综合环境中命名规则(分别对net cell port 命名)
define_name_rules verilog –casesensitive
define_name_rules verilog –type net –allowed “a-z A-Z 0-9 _ ” \
-first_restricted “ _ 0-9 N ” \
-replacement_char “_” \
-prefix “n”
define_name_rules verilog –type cell –allowed “a-z A-Z 0-9 _ ” \
-first_restricted “ _ 0-9 ” \
-replacement_char “_” \
-prefix “u”
define_name_rules verilog –type port –allowed “a-z A-Z 0-9 _ ” \
-first_restricted “ _ 0-9 ” \
-replacement_char “_” \
-prefix “p”
综合环境的建立
指明库所在的位置
Search_path = { lib_syn/db }
指定综合所需目标库一般选用最恶劣情况worst 库作目标库
target_library = { slow.db}
创建链接库,链接库中包括了一些已经做好的设计和子模块,又包括了当前设计的目标库是设计实例化时所用的库文件
link_library = { “ * ” , slow.db } + synthetic_library
在上述的环境建立所需的各类库中,一般有生产商提供目标库,库中的各类cell用于逻辑映射,链接库则包括了目标库,还包括其他一些以前设计实例基本单元,我们门级网表实例化元件和单元都来自于它。
RTL 代码的读入
read –format verilog ./in/ Encoder_32k.v
read –format verilog ./in/ Encoder_DBLOCK.v
read –format verilog ./in/ Encoder.v
read –format verilog ./in/ Step_rom.v
指明设计顶层
current_design = Encoder
展开设计分解原设计组
ungroup -all –flatten
设计唯一实例化
uniquify
综合环境约束
用户往往需要设置worst case 和 best case 的库来验证setup timing 修复 hold timing
不清楚命令使用和属性 可使用 man set_min_library 查看
set_min_library lib_syn/db/slow.db -min_version
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