第12讲-频率合成器.pptVIP

图 10-19 DDS内部波形关系 * * 2. 应用电路 1） 构成时钟发生器 DAC输出IOUT 驱动 200Ω、42 MHz低通滤波器,而滤波器后面又接了一个200Ω负载,使等效负载为100Ω。滤波器除去了高于42 MHz的频率, 滤波器输出接到内部比较器输入端。DAC互补输出电流驱动100Ω负载,DAC两个输出间的100 kΩ分压输出被电容去耦后,用作内部比较器的参考电压。时钟频率由软件控制锁定到系统时钟时,AD9850构成的时钟发生器可以方便地提供这样的时钟。 2） 频率和相位可调的本地振荡器 ?DDS 与一个输入频率信号fin进行混频,选择适当的带通滤波器,就可以得到频率和相位可调的射频输出。利用DDS系统频率分辨率高的特点,在输入频率fin一定时,射频输出可达到DDS系统一样的频率分辨率,且频率和相位调节方便。 其输出频率为 fout=fin+fDDS=fin+M× =fin+0.0291×M频率分辨率为 Δfomin= =0.0291　Hz * 图 10-22 扩频通信接收机示意图 * 3） 用于扩频通信 将基本时钟发生器电路的时钟信号用于扩频通信接收机。除此之外,AD9850 还可构成DDS+PLL频率合成器。 * 3. 几点说明 (1) AD9850作为时钟发生器使用时,输出频率要小于参考时钟频率的33%,以避免谐波信号落入有用输出频带内,减少对外部滤波器的要求。 (2) AD9850参考时钟频率最低为1 MHz,如果低于此频率,系统自动进入电源休眠方式。如果高于此频率,系统恢复正常。(3) 含有AD9850的印制线路板应是多层板,要有专门的电源层和接地层, 且电源层和接地层中没有引起层面不连续的导线条。在多层板的顶层应留有带一定间隙的接地面,为表面安装器件提供方便。为得到最佳效果,在AD9850拟接地和数字接地连接在一起。 * (4) 避免在AD9850器件下面走数字线,以免把噪声耦合进芯片。避免数字线和模拟线交叉。印制板相对面的走线应该相互正交。在可能的条件下,采用微带技术。 (5) 像时钟这样的高速开关信号应该用地线屏蔽,避免把噪声辐射到线路板上其他部分。 (6) 要考虑用良好的去耦电路。AD9850电源线应尽可能宽,使阻抗低,减少尖峰影响。模拟电源和数字电源要独立,分别把高质量的陶瓷去耦电容接到各自的接地引脚。去耦电容应尽可能靠近器件。 (7) AD9850有两种评估板,可作为PCB布局布线参考用。AD9850/FSPCB评估板主要用于频率合成器,AD9850/CGPCB评估板主要用于时钟发生器。这两种评估板都可与PC机并行打印口相连,软件在Windows界面下进行。评估板配带的3.5英寸软盘有一个可执行文件,用来装入数据,显示AD9850的功能选择。 10.4 PLL＋DDS频率合成器 图 10-23 用AD9850系统输出作为PLL的信号 * 10.4.1 DDS作PLL参考源 用AD9850 DDS系统输出作为PLL的激励信号,而PLL设计成N倍频PLL,利用DDS的高分辨率来保证PLL输出有较高的频率分辨率。 输出频率为 fout=N·M· =0.0291·N·M 频率分辨率为 Δfomin=N· =0.0291N 图 10-24 PLL内插DDS频率合成器原理 AD9850DDS输出经过滤波后的频率为fDDS=M·fout/232，M为AD9850频率控制字,PLL环路分频器的分频值为N=232/M,由于M=1～231,所以N=2～232。在VCO输出允许情况下,该PLL输出频率为fout=N·fREF=(2～232)·fREF。 * 10.4.2 DDS作PLL的可编程分频器 这种方案又称为PLL内插DDS频率合成器, 基本电路如图10 - 24所示 第10章 频率合成器 第10章 频率合成器 10.1 频率合成器的基本原理 10.2 锁相环频率合成器PLL 10.3 直接数字频率合成器DDS 10.4 PLL＋DDS频率合成器 10.1 频率合成器的基本原理 10.1.1 频率合成器的主要指标 频率稳定度: 与振荡器的频率稳定度相同, 包括时间频率稳定度和温度频率稳定度。 频率范围: 频率合成器的工作频率范围,由整机工作频率确定,输出频率与控制码一一对应。 频率间隔: 输出信号的频率步进长度,可等步进或不等步进。 频率转换时间: 频率变换的时间,通常关心最高和最低频率的变换时间,即最长时间。 频率有关指标 功率有关指标 输出功率: 振荡器的输出功率,通常用dBm表示。 功率波动: 频率范围内,各个频点的输出功率最大偏差。 相位