第06讲 Verilog-HDL语法——第4部分 操作符.pdfVIP

第06讲 操 作 符 操作符 学习目标 1、熟悉Verilog-HDL语言的操作符 操作符类型 下表以优先级顺序，列出了Verilog-HDL操作符。 注意：“与”操作符的优先级总是比相同类型的“或”操作符高。 操作符类型 符号 连接及复制操作符 {} {{}} 最高 一元操作符 !(逻辑非) ~(按位取反) | ^ (归约) 算术操作符 * / % + - 逻辑移位操作符 关系操作符 = = 优先级 相等操作符 = = != = = = != = 按位操作符(二元) ^ ~^(同或) | 逻辑操作符 || 条件操作符 ？: 最低 Verilog-HDL中的大小(size)与符号  Verilog-HDL根据表达式中变量的长度，对表达式的值自动地进行 调整。  Verilog-HDL 自动截断或扩展赋值语句中右边的值，以适应左边变 量的长度。  当一个负数赋值给无符号变量如reg时，Verilog-HDL 自动完成二 进制补码计算。 module sign_size; reg [3:0] a, b; reg [15:0] c; initial begin a = -1; // a是无符号数，因此其值为1111 b = 8; c= 8; // b = c = 1000 #10 b = b + a; // 结果10111截断, b = 0111 #10 c = c + a; // c = 10111 end endmodule module arithops; 算术操作符 parameter five = 5; integer ans, int; reg [3: 0] rega, regb; + 加 reg [3: 0] num; 注意integer和 reg类型在算术 - 减 initial begin 运算时的差别。 * 乘 rega = 3; integer是有符号 / 除 regb = 4b1010; 数，而reg是无 % 模