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VHDL课后习题1
第二章VHDL代码结构
2.1多路选择器
多路选择器的顶层电路如图P2.1所示。根据真值表，如果输入sel=“01”或者sel=“10”，那么输出将等于对应的某一个输入（c=a或c=b）。然而如果输入sel=“00”或者sel=“11”，那么输入将分别为‘0’和‘Z’（高阻）。
图P2.1
（a）填写空格，完成下面的代码。
（b）试对你的解答给出相关的注释。
（c）将代码编译后进行仿真，验证其正确性。
注意，因为IF语句很直观，所以下面的代码使用了它。在以后的学习中将会发现，多路选择器也可以用其他语句（如WHEN语句或CASE语句）来实现。
1 ------------------------------------------------------------------
2 LIBRARY ieee;
3 USE__________________________________
4 -------------------------------------------------------------------
5 ENTITY mux IS
6 PORT (_________,_____________:_____________STD_LOGIC_VECTOR(7 DOWNTO 0);
7 sel:IN_______________________;
8 ___:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
9 END ______________________;
10-------------------------------------------------------------------
11 ARCHITECTURE example OF ___________________IS
12 BEGIN
13 PROCESS (a,b,_________)
14 BEGIN
15 IF(sel=?0? THEN
16 c= ;
17 ELSIF(___________)THEN
18 c=a;
19 _________( sel=?0? THEN
20 c=__________;
21 ELSE
22 c=(OTHERS=
1’________’);
23 END_______________;
24 END_______________;
25 END_______________;
26 ------------------------------------------------------------------
2.2 逻辑门
（a）试编写一段VHDL代码，实现图P2.2所示的电路。注意，由于要求得到纯组合逻辑电路，所以不需要使用PROCESS语句。要求使用逻辑操作符（AND,OR,NAND和NOT等）写出d的表达式。
（b）综合进行仿真，在确定它正确工作后，查看报告文件中由编译器生成的d的实际表达式并和所编写的表达式进行比较。
图P2.2
第三章 数据类型
以下习题都是基于下面类型定义和信号说明的：
TYPE array1 IS ARRAY (7 DOWNTO 0) OF STD_LOGIC;
TYPE array2 IS ARRAY (3 DOWNTO 0, 7 DOWNTO 0) OF STD_LOGIC;
TYPE array3 IS ARRAY (3 DOWNTO 0) OF array1;
SIGNAL a: BIT;
SIGNAL b: STD_LOGIC;
SIGNAL x: array1;
SIGNAL y: array2;
SIGNAL w: array3;
SIGNAL z: STD_LOGIC_VECTOR(7 DOWNTO 0);
3.1 试确定上面给出的信号的维数（标量，一维，二维或1x1维），并给出一个属于该数据类型的具体数值。
3.2 试判断表P3.2中的赋值操作是否合法并简单解释，同时判断每个操作符两端操作数的维数。
赋值 赋值符号两侧信号的维数 是否合法及原因 a =x (2); b =x(2); b =y (3,5); b =w(5) (3); y (1) (0) = z(7); x (0) = y (0,0); x = “1110000“； a = ； w (0) =y; w (1) =(7=’1’,OTHERS=’0’); y (1) =(0=’0’,OT
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