VHDL程序设计报告演示.pptVIP

1 第6章 VDHL程序设计介绍 2 硬件描述语言（HDL）是用来描述硬件电路的功能、信号连接关系及时序关系的语言，也是一种用形式化方法来描述数字电路和设计数字系统的语言。常用的硬件描述语言有ABEL、AHDL、VHDL、Verilog HDL、System-Verilog和System C等等。 VHDL ----Very high speed integrated circuit Hardware Description Language 超高速集成电路（VHSIC）硬件描述语言 美国国防部在80年代初研究VHSIC计划时组织开发的，并成功用于军方的设计项目. 2.IEEE 标准: IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) 由于当时工业界的迫切需要，IEEE标准化委员会于1987年将其确定为标准硬件描述语言，1993年，又对此标准作了进一步修定. 3 3.硬件描述语言 语言描述方法（布尔方程） 原理图输入法  语言描述方法 HDL（Hardware Description Language）是硬件描述语言的缩写，是用于设计硬件电子系统的计算机语言，它描述系统的逻辑功能、电路结构和连接方式，是EDA技术应用中最主要的设计输入方法之一。 目前最常用的HDL主要有：VHDL和Verilog-HDL。 4 Verilog HDL 语法结构比VHDL简单 学习起来比VHDL容易 仿真工具比较好使 测试激励模块容易编写 VHDL - 比VerilogHDL早几年成为I EEE标准； - 语法/结构比较严谨，因而编写出的模块风格比较清晰； - 比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。 5 VerilogHDL与VHDL建模能力比较 6 设计文件 process（clk） begin if (clk’event and clk=‘1’) then if (reset) then begin out = 0; cont = 0; end elsif (load) then cont = in; elsif (enable) then begin case cont is when ”000”=cont = “001”; when ”001”=cont = “010”; when ”010”=cont = “011”; when ”011”=cont = “100”; when ”100”=cont = “000”; when others = cont = “000”; end case end end end EDA软件 硬件电路 4.基于PLD的设计流程 7 6.1 VHDL程序的基本结构 设计 在VHDL设计中，实体是其最基本的结构。 实体(ENTITY)是任意系统的抽象，实体的电路意义相当于器件。 一块电路板、一个芯片、一个电路单元甚至一个门电路等都可看作一个实体。 8 6.1.1 实体的描述 实体使用实体说明来描述。实体说明描述的是一个设计的外貌，即描述实体的外部接口情况以及实体内的类属参数等。 【程序6.1.1】 ENTITY mux21 IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT) ; END ENTITY mux21 ; 实体说明的格式： [参数说明部分]； ENTITY 实体名 IS [端口说明部分]； END [ENTITY] 实体名 ; 实体说明以“ENTITY 实体名 IS” 开始，至 END [ENTITY] 实体名” 结束。 12 Example 的实体说明如下： 【程序6.1.2】 ENTITY example IS END example; PORT ( d: IN STD_ LOGIC_VECTER (15 DOWNTO 0); clk, reset, oe: IN STD_LOGIC