计算机系统能力力培养大赛龙芯杯决赛展示-nscscc.PDFVIP

计算机系统能⼒培养⼤赛（⻰芯杯） 决赛展示 NAIVEMIPS NAIVEMIPS 决赛展示 ⼤纲 ▸ NaiveMIPS CPU 设计 ▸ SoC 设计 ▸ 系统软件移植与开发 CPU设计 CPU CORE ▸ 参考MIPS32r1规范设计 ▸ 实现87条指令，10种异常处理 ▸ 5级流⽔线，完整数据前递 CPU Datapath ▸ 绝⼤多数指令单周期执⾏ ▸ DSP slice 实现单周期乘法，双周期乘加运⾏ ▸ ⽀持16项TLB 内存管理，及Cache管理接⼝ ▸ 指令、数据总线接⼝单周期访问时⽆流⽔线暂停 TLB结构 CPU设计 CACHE ▸ 实现可配置容量的直接映射型L1 Cache ▸ 缓存策略为写回、按写分配 ▸ Cache直连CPU，对外为AHB规范的总线接⼝ ▸ Tag使⽤FPGA的LUT存储，数据⽤RAM存储 指令Cache状态机 ▸ 访问命中时单周期返回结果，CPU⽆等待 ▸ 访问缺失时，暂停CPU，由状态机控制： ▸ Cache Line 为脏则写回内存 ▸ 从内存加载数据⾄Cache Line 数据Cache状态机 CPU设计 CACHE参数确定 ▸ 考察不同Cache配置的系统性能和⾯积 ▸ 综合考虑后选择 ▸ 16K DCache D$ I$ 4K 8K 16K perf=0.54 4K - - ▸ 8K ICache area=38/25/9 perf=2.11 perf=2.58 8K - area=42/34/9 area=46/43/9 perf=2.30 perf=2.82 perf=2.82 16K area=54/38/10 area=58/47/10 area=62/47/31 32K - 布线失败 布线失败 • perf: 性能测试程序周期数⽐值 • area: LUT/LUTRAM/BRAM % SOC设计 SOC主要特点 ▸ NaiveMIPS CPU @ 50MHz，8K ICache，16K DCache ▸ 存储器：DDR3、BootROM、OCM ▸ FPGA配置Flash读取，QSPI Flash读写 ▸ 16550兼容串⼝控制器 ▸ 100M 以太⽹ ▸ GPIO⽀持，LED及开关 ▸ PS/2键盘⽀持 ▸ LCD、VGA图像输出 SoC顶层原理框图 SOC设计 外设控制器 ▸ SoC上⾃⾏开发或移植的外设控制器 LCD接⼝