北京邮电大学数电实验第四周实验报告.docVIP

实验名称和实验任务要求： 实验名称：序列信号检测器的设计与实现 实验所使用仪器与元器件：1）计算机；2）直流稳压电源（实际使用时用拨码开关作为输入序列）；3）数字系统与逻辑设计实验开发板 试验任务要求：用VHDL语言设计实现一个序列信号检测器，当检测到“101”时，输出为‘1’，其他情况输出为‘0’，仿真验证其功能，并下载到实验班上进行测试。 实验目的：1）熟悉用VHDL语言设计时序逻辑电路的方法。 2）熟悉序列信号检测器的设计方法 3）了解状态机的设计方法 设计思路和过程： 设计思路如下：1）明确设计对象的外部特征，即输入信号有：接收到的序列信号input，以及时钟信号clk；输出信号有检测结果f。 2）根据设计对象的操作控制步来确定有限状态机的状态：初始状态为S0，接受到‘1’为状态S1，接收到‘10’为状态S2，连续接收到状态‘101’为S3。 3）画出状态转移图，并根据其设计代码，图见下页 QUARTUS Ⅱ根据代码所生成的状态转移图： 设计过程，参考书本P76的代码，设计实验14的VHDL代码，并在QUARTUS上运行检验。运行出波形后观察是否能检测序列“101” QUARTUS Ⅱ所生成的器件图形： 由QUARTUS Ⅱ所生成的原件图可知该程序是制作两个输入一个输出的序列检测器，其中两个输入为时钟信号clk，以及序列信号input，输出为结果的显示F。 VHDL代码以及注释 library ieee; use ieee.std_logic_1164.all; entity d_101 is port(clk,input:in std_logic; f:out std_logic); end d_101; --定义这两个信号用于指定状态机 architecture moore of d_101 is type state_type is(s0,s1,s2,s3); signal current_state,next_state:state_type; begin P1:process(current_state,input) --进程P1描述次态逻辑，敏感信号中包含当前状态current_state以及输入的序列信号input。 begin case current_state is when s0=if(input=1)then next_state=s1; else next_state=s0; end if; when s1=if(input=0)then next_state=s2; else next_state=s1; end if; when s2=if(input=1)then next_state=s3; else next_state=s0; end if; when s3=if(input=1)then next_state=s1; else next_state=s2; end if; end case; end process; P2:process(clk) --第二个进程P2描述状态寄存器的逻辑，将次态转化为现态，所以讲时钟作为敏感信号，是一个时钟进程。 begin if(clkevent and clk=1)then current_state=next_state; end if; end process; P3:process(current_state) --进程P3描述输出逻辑，敏感信号应为当前状态current_state，是一个组合进程 begin case current_state is when s0=f=0; when s1=f=0; when s2=f=0; when s3=f=1; end case; end process; end moore; 4.仿真波形图 仿真波形图如下： 使用50M分频时的原件连接图： 5.仿真波形图分析： 在设置输入序列INPUT的时候，我将其设置为了（考虑时钟为‘1’的情况下）100101010101……的组合。，在序列从左到右沿着时钟信号走过时，‘1001’的情况F输出与初始一样，为‘0’，当后面的‘10101010101’被检测到时，F也呈周期性的输出‘1’。符合题目的要求，即做一个“101”序列信号的检测器。 6.故障及问题分析 编写代码的时候，检测序列101部分的代码比较关键，因为书上有相关检测110序列信号检测器的代码，所以在写进程P1，P2的时候一遇到困难，再写P3的时候出了些错误。 后面写出状态转移图，清楚