第十一章时序逻辑电路地分析与设计.pptVIP

第十一章 时序逻辑电路的分析与设计 概述： X、Y、W与Q间的逻辑关系可用下述方程来描述： 【例】 二、时序电路的状态表、状态图 【例】 §11—2 时序逻辑电路的分析方法 1、同步电路分析 【例2】 状态表 时序图 【例3】 状态图 【例4】 状态表 2、异步时序电路的分析 状态转换表 §11—3 同步时序逻辑电路的设计方法 同步时序电路的设计 【例1】 状态表： 电路图 检查能否自启动 采用J—K触发器 一般同步时序电路的设计 状态图 【例2】 状态图 X/Z 状态分配 控制函数和输出函数卡诺图 电路图： §11—1 MSI构成的时序逻辑电路 1、4D触发器构成的寄存器 2、具有锁定(Hold)功能的4D寄存器 3、移位寄存器 1)、由触发器构成的移位寄存器 时序图 四位串行输入、串/并行输出左移寄存器 四位串行输入、串/并行输出双向移位寄存器 2)、集成化的移位寄存器 功能表 74??194应用举例 环扭形计数器 4位格雷码计数器相当于?8除法器 ?6除法器 ?5除法器 【例】 二、 计数器 计数器波形图 用主—从J—K触发器构成的同步二进制集成化计数器74??161 用主—从J—K触发器构成的同步二进制集成化计数器74??161 集成芯片管脚图 用主—从J—K触发器构成的同步十进制集成化计数器74??160 用主—从J—K触发器构成的同步十进制集成化计数器74??160 3、集成计数器的扩展 方法二 2）置“0”方式 方法二：用并行输入端反馈置“0” 【例】 方法二：综合因子法 74??290 二—五分频十进制异步计数器 74??290功能表 74??290的应用 74??290的应用 【例1】 【例2】 方法二 本章作业： 1、当输出Q0与输入CP2相连， 计数脉冲从CP1输 入时， 电路作8421计数。 CP1 CP2 Q0 Q1 Q2 Q3 74??290 R0A S9A CP . Q3Q2Q1Q0 CP 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 9 1 0 0 1 10 0 0 0 0 8421码 . 2、当输出Q3与输入CP1相连， 计数脉冲从CP2输 入时， 电路作5421计数。 CP1 CP2 Q0 Q1 Q2 Q3 74??290 R0A S9A CP . . Q0Q3Q2Q1 CP 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 5421码 3 0 0 1 1 4 0 1 0 0 5 1 0 0 0 6 1 0 0 1 7 1 0 1 0 8 1 0 1 1 9 1 1 0 0 10 0 0 0 0 J2=Q1nQ0nX K2=1 J1=Q0nX K1=X J0=X K0=Q1nX Z=Q2nX J0 K0 Q0 Q0 J1 K1 Q1 Q1 J2 K2 Q2 Q2 X CP Z RD . . . . . . . . . . 1 1 1 1 一、寄存器和移位寄存器 在计算机中用于存储指令、数据、运算结果 寄存器的数量多少，是计算机结构的重要区别 外存、内存、缓存、寄存四类中，寄存器速度 最快，但容量最小 寄存器的操作：读/写/清零 寄存器的分类 数码寄存器 基本寄存器 移位寄存器 多位D型触发器 锁存器 寄存器阵列 单向移位寄存器 双向移位寄存器 D3 D2 D1 D0 Q3Q2Q1Q0 RD CK 0 ? 0 0 0 0 1 ? CK和RD加驱动器的目的是减少对外的负载 _ Q RD D _ Q RD D _ Q RD D _ Q RD D CP _ RD D0 D1 D2 D3 Q0 Q1 Q2 Q3 . . . . . . 1 1 1 1 CP CP CP CP 功能表： 异步置零 0 ? ? ? 0 1 0 ? D 功 能 Qn+1 RD E CK D D 寄 存 1 1 ? ? Qn 锁 定 CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 D CP R