《物联网理论与技术》第6章：触发器及含触发器的PLD.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * Q 6.5.1 D触发器转换为JK、T和T＇触发器 （a) 用D触发器构成的T触发器 3. D触发器转换成T、T＇触发器 (b) 用D触发器构成的T＇触发器 图6-28 T、T＇触发器 Q 6.5.2 JK触发器转换为D触发器 图6-29 JK触发器构成的D触发器 6.6 基于D触发器的简易滤波电路设计 Q 图6-30 频率概念说明图 1. 信号频率和周期的概念 T t 如果t = 1秒，则称此信号的频率F = 6 Hz。显然，频率与周期的关系是倒数关系：F = 1/T Q 图6-31 在信号上升与下降沿含随机干扰抖动信号的信号 2. 去抖动电路设计 图6-32 消抖动电路 Q 图6-33 消抖动电路仿真波形 3. 时序仿真 图6-34 设置时钟周期 图6-35 关闭分格限制 6.7 硬件延时电路 Q 1. 设计一个库元件 图6-36 DFF4四位寄存器电路 图6-37 将DFF4原理图电路转换成元件符号 Q 2. 设计顶层电路 图6-38 延时测试电路 Q 3. 时序仿真 图6-39 设置仿真用输入数据 Q 3. 时序仿真 图6-40 设置递增型输入数据时间间隔 Q 3. 时序仿真 图6-41 设置仿真信号数据表述格式 Q 3. 时序仿真 图6-42 图6-38电路仿真波形 6.8 含触发器的PLD结构 Q 6.8.1 通用可编程逻辑器件GAL 图6-43 GAL16V8的逻辑图 Q 6.8.1 通用可编程逻辑器件GAL 图6-44 逻辑宏单元OLMC的逻辑结构图 Q 6.8.1 通用可编程逻辑器件GAL 图6-45 寄存器输出结构 1．寄存器模式 图6-46 寄存器模式组合双向输出结构 Q 6.8.1 通用可编程逻辑器件GAL 图6-47 组合输出双向结构 2．复合模式 图6-48 复合型组合输出结构 Q 6.8.1 通用可编程逻辑器件GAL 图6-50 输出反馈结构 图6-51 简单模式输出结构 3．简单模式 图6-49 反馈输入结构 Q 6.8.2 复杂可编程逻辑器件CPLD 图6-52 MAX7000系列的单个宏单元结构 Q 6.8.2 复杂可编程逻辑器件CPLD 图6-53 MAX7128S的结构 1．逻辑阵列块LAB Q 6.8.2 复杂可编程逻辑器件CPLD 2．宏单元 宏单元 逻辑阵列 乘积项选择矩阵 可编程寄存器 全局时钟信号。 全局时钟信号由高电平有效的时钟信号使能。 用乘积项实现一个阵列时钟。 Q 6.8.2 复杂可编程逻辑器件CPLD 3．扩展乘积项 扩展项 共享扩展项 并联扩展项 图6-54 共享扩展乘积项结构 图6-55 并联扩展项馈送方式 Q 6.8.2 复杂可编程逻辑器件CPLD 4．可编程连线阵列(PIA) 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。这个全局总线是一种可编程的通道，可以把器件中任何信号连接到其目的地。 5．I/O控制块 I/O控制块允许每个I/O引脚单独被配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它的控制端信号来自一个多路选择器，可以选择用全局输出使能信号其中之一进行控制，或者直接连到地(GND)或电源(VCC)上。 Q 6.8.3 现场可编程门阵列FPGA 1. 查找表逻辑结构 图6-56 FPGA查找表单元 图6-57 FPGA查找表单元内部结构 Q 6.8.3 现场可编程门阵列FPGA 6.8 含触发器的PLD结构 2. Cyclone系列器件的基本结构 图6-58 Cyclone LE结构图 Q 3. Cyclone的LE的工作模式 图6-59 Cyclone L