第章硬件结构教学教材.ppt

* （2）P0口用作通用I/O口 当P0口不作为系统的地址/数据总线使用时，此时P0口也可作为通用的I/O口使用。 作通用的I/O口时，对应的“控制”信号为0，MUX打向下面，接通锁存器的 端，“与门”输出为0，上方场效应管截止，形成的P0口输出电路为漏极开路输出。 P0口作输出口时，来自CPU的“写”脉冲加在D锁存器的CP端，内部总线上的数据写入D锁存器，并由引脚P0.x输出。 * 当D锁存器为1时， 端为0，下方场效应管截止，输出为漏极开路，此时，必须外接上拉电阻才能有高电平输出；当D锁存器为0时，下方场效应管导通，P0口输出为低电平。 P0口作输入口使用时，有两种读入方式：“读锁存器”和“读引脚”。 当CPU发出“读锁存器”指令时，锁存器的状态由Q端经上方的三态缓冲器BUF1进入内部总线； 当CPU发出“读引脚”指令时，锁存器的输出状态=1（即 端为0），而使下方场效应管截止，引脚的状态经下方的三态缓冲器BUF2进入内部总线。 * 3．P0口的特点 P0口为双功能口——地址/数据复用口和通用I/O口。 （1）当用作地址/数据复用口时， P0口是个真正的双向口， 输出低8位地址和输出/输入8位数据。 （2）当P0口用作通用I/O口时，由于需要在片外接上拉电阻，端口不存在高阻抗（悬浮）状态，因此是一个准双向口。 为保证引脚信号的正确读入，应首先向锁存器写1。单片机复位后，锁存器自动被置1；当P0口由原来输出转变为输入时，应先置锁存器为1，方可执行输入操作。 P0口大多作为地址/数据复用口使用，就不能再作为通用I/O口使用。 * 2.5.2 P1口 单功能的I/O口，字节地址为 90H，位地址为 90H～97H。P1口某一位的位电路结构如图2-9所示。 1．位电路结构 P1口位电路结构由以下三部分组成： （1）一个数据输出锁存器，用于输出数据位的锁存。 （2）两个三态的数据输入缓冲器BUF1和BUF2，分别用于读锁存器数据和读引脚数据的输入缓冲。 （3）数据输出驱动电路，由一个场效应管（FET）和一个片内上拉电阻组成。 * 图2-9 P1口某一位的位电路结构 * 2．工作过程分析 P1口只能作为通用的I/O口使用。 （1）P1口作输出口时，若CPU输出1，Q=1， =0，场效应管截止，P1口引脚的输出为1；若CPU输出0，Q=0， =1，场效应管导通，P1口引脚的输出为0。 （2）P1口作为输入口时，分为“读锁存器”和“读引脚”两种方式。“读锁存器”时，锁存器的输出端Q的状态经输入缓冲器BUF1进入内部总线；“读引脚”时，先向锁存器写1，使场效应管截止，P1.x引脚上的电平经输入缓冲器BUF2进入内部总线。 * 3．P1口的特点 由于内部上拉电阻，无高阻抗输入状态，故为准双向口。 P1口“读引脚”输入时，必须先向锁存器写入1。 * 2.5.3 P2口 双功能口，字节地址为A0H，位地址为A0H～A7H。P2口某一位的位电路结构如图2-10所示。 图2-10 P2口某一位的位电路结构 * 1．位电路结构 P2口某一位的电路包括： （1）一个数据输出锁存器，用于输出数据位的锁存。 （2）两个三态数据输入缓冲器BUF1和BUF2，分别用于读锁存器数据和读引脚数据的输入缓冲。 （3）一个多路转接开关MUX，一个输入是锁存器的Q端，另一个输入是高8位地址。 （4）输出驱动电路，由场效应管（FET）和内部上拉电阻组成。 * 2．工作过程分析 （1）P2口用作地址总线 在控制信号作用下，MUX与“地址”接通。当“地址”为0时，场效应管导通，P2口引脚输出为0；当“地址”线为1时，场效应管截止，P2口引脚输出1。 （2）P2口用作通用I/O口 在内部控制信号作用下，MUX与 锁存器的Q端接通。 CPU输出1时，Q=1，场效应管截止，P2.x引脚输出1； CPU输出0时，Q=0，场效应管导通，P2.x引脚输出0。 * P2口输入时，分 “读锁存器”和“读引脚”两种方式: “读锁存器”时，Q端信号经输入缓冲器BUF1进入内部总线 “读引脚”时，先向锁存器写1，使场效应管截止，P2.x引脚上的电平经输入缓冲器BUF2进入内部总线。 3．P2口的特点 作为地址输出线时，P2口高8位地址，P0口输出的低8位地址寻址64KB地址空间。 作为通用I/O口时，P2口为准双向口。功能与P1口一样。 一般情况下，P2口大多作为高8位地址总线口使用，这时就不能再作为通用I/O口。 * 2.5.4 P3口 由于引脚数目有限，在P3口增加了第二功能。每1位都可以分别定义为第二输入功能或第二输出功能。P3口字节地址为B0H，位地址B0H～B7H。P3口某一位的位电路结构见图2-11。 1．