计算机系统结构与并行处理3ccxtjg4.pptVIP

基本概念 为了提高主存储器吞吐率，有多种措施，其一是增加一次访问主存读出的信息量，从一个单元增加到多个单元。这就要将存储器分成多个模块，可以并行地读出多个单元，这种存储器结构就是并行存储器 * * 基本概念 单体单字存储器：图3-23是一个字长为W的单体主存,一次可以访问一个存储器字,所以主存频宽BM= W/ TM。若W与CPU字长一致，则CPU在一个存取周期TM时，获得信息量的速率就为BM。 要提高主存频宽BM，使之与CPU速度匹配，在相同芯片条件下（即相同的TM），提高存储器字长W才行，图3-24是在一个TM内读取4个字的单体多字存储器,，其速率是单体单字存储器的4倍。 * * 基本概念 并行主存系统：可有单体多字、多体单字可和多体多字等方式。 提高m值，是能提高主存系统的频宽BM，但BM并不是随m值增大而线性提高。首先，由于模m越高，存储器数据总线越长，总线上并联的存储芯片越多，使传输延时增加。其次，是系统效率问题，如对模m交叉，如果都是顺序地取指令，效率可提高m倍，如果出现转移，效率就会下降，转移频度越高，下降越明显，而数据的顺序性比指令差，实际频宽BM可能更低一些。 * * 单体多字存储器 多个并行存储器与同一个地址寄存器连接，所以同时被一个单元地址驱动，一次访问读出的是沿n个存储器顺序排列的n个字，故也称单体多字方式。 * * 多体多字存储器 若n个并行工作的存储器具有各自的地址寄存器和地址译码、驱动、读放、时序电路，能各自以同等的方式与CPU传递信息，形成可以同时工作又独立编址且容量相同的n个分存储体，这就是多体方式。 * * 多体多字存储器 多体主存系统能够实现多个分体并行存取，一次访问并行读出的n个字不像单体方式那样一定是沿存储器顺序排列的存储单元内容，而是分别由各分体的地址寄存器指示的存储单元信息。多体比单体方式控制线路复杂，但地址设置灵活，被大多数中、大型计算机所采用。 * * 多体交叉存储器-多体交叉编址 并行主存系统多是指包含多个能够独立编址的多体并行主存系统，各分体间的地址编号采用交叉方式。 现以具有4个分存储体的主存为例说明常用的编址方法。4个分体M0、M1、M2、M3的编址序列如下所示。框内序号表示存储单元的地址编号j=0，1，2 …。 * * 多体交叉存储器-多体交叉编址规则 ① 地址按并行分体横向顺序编号。地址序号连续的两个存储单元依次分布在相邻两个存储分体中，而不是在一个体内排序，故称为多体交叉编址。 ② 同一分体内相邻存储单元地址编号相差4。 ③ M0分体每个单元地址的二进制编码最后两位都是“00”，M1分体地址最后两位均是01，M2分体最后两位二进制地址是10，而M3分体最后两位地址则均是11。任何一个存储单元二进制地址编号的末两位正好指示该单元所属分体的序号，这两位就称内存体号，访问主存时只需判断地址的体号就能决定访问的是哪个分存储体了。 ④ 同一分体内每一个单元地址除去体号后的高位地址码称做体内地址，它正好是体内单元的顺序号，由体内地址就能决定访问单元在分体里的位置。 * * 多体交叉存储器组成 主要有存储体、存储器控制器（简称存控）和总线控制三部分。 存控用于组织多体并行工作，实现分时读出的工作方式，管理信息流动次序和流动方向。当CPU或通过IOP的外设向主存系统重叠发出访问要求时，存控首先对这些访问源优先级别进行排队。存控选择其中优先级别最高的先访问，并向它所访问的分体发出启动信号以及访问地址。如果被访问的那个存储分体正处于工作状态，无法接受访问，则暂时取消该访问源排队资格，让给优先级别稍低的访问源访问其他存储体。 * * 多体交叉存储器组成 每个存储分体不但有自己的读写控制线路、数据缓存设备，而且各具忙闲状态触发器。当存储分体接收到存控的启动命令时，如果忙闲状态触发器处于“0”态，表示空闲，分体按存控命令操作，访问时忙闲状态触发器置“1”直到存储体一个读写操作完毕重新置“0”；若忙闲触发器正处于“1”，则不接收新的启动命令，存控通过检测忙闲触发器的状态控制总线上的信息流向。 * * 地址空间的划分 并行存储器是将主存划分成多个相同容量的存储模快，各有自己的地址寄存器和数据寄存器，在同一时间允许对多个模块独立地进行访问。因此，要求将主存地址空间划分为多个同样大小的模块地址分空间。划分地址空间有三种模式：按高位地址划分；按低位地址划分；混合划分。 * * * * 地址空间的划分-高位地址划分 按图3-29所示。若主存地址的高位地址字段有n位，则可将主存划分成2n个模块。例如，高位地址字段有2位，则可将主存划分成4个模块；有3位，则可将主存划分成8个模块。访问存储器时，高位地址字段经译码选择存储器模块，低位地址字段送地址寄存器，指向相应模块的某一单元。 这种