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第6章 有限状态机设计 第6章 有限状态机设计 6.1 概述 6.1.1 关于状态机 有限状态机（Finite State Machine FSM)是由状态寄存器和组合逻辑电路构成的，能够根据控制信号按照预先设定的状态进行状态转移，属于一种同步时序逻辑电路。 6.1.2 状态机的特点 6.1.3 状态机的基本结构和功能 6.2 一般有限状态机的设计 6.2.1 一般有限状态机的组成 一般的状态机通常包含说明部分、时序进程、组合进程、辅助进程等几个部分。 6.2.2 设计实例 6.3 Moore型状态机的设计 6.3 Moore型状态机的设计 6.3.1 多进程Moore型有限状态机 6.3.2 用时钟同步输出的Moore型有限状态机 6.4 Mealy型限状态机的设计　 6.4 　Mealy型限状态机的设计　 6.5　状态编码 6.5.1 状态位直接输出型编码 6.5.2 顺序编码 6.5.3 一位热码编码（one-hot encoding) 6.6 状态机剩余状态处理 　　 利用n个触发器来实现n个状态,状态机中的每个状态都由其中一个触发器的状态表示． 一位热码编码的缺点：使用的触发器较多。 优点：简化了状态译码逻辑，提高状态转换速度。 表6-3 编码方式 状态机编码方式设置 一位热码编码方式选择窗 选择Assign-Global Project Logic Synthesis菜单 表6-4 含有剩余状态的编码表 剩余(非法)状态：状态机在正常运行中不需要出现的状态。 (1)在语句中对每一非法状态都作出明确的状态转换指示，如： 　　　处理的办法是在枚举类型定义中就将所有的状态，包括非法状态都作出定义，并在以后的语句中加以处理。 ... TYPE states IS (st0, st1,st2,st3，st4，st_ilg1，st_ilg2，st_ilg3); SIGNAL current_state, next_state: states; ... COM:PROCESS(current_state, state_Inputs) -- 组合逻辑进程 BEGIN CASE current_state IS -- 确定当前状态的状态值 ... 　When st_ilg1 =next_state=st1; 　When st_ilg2 =next_state=st2; 　When st_ilg3 =next_state=st3; END case; ... TYPE states IS (st0, st1,st2,st3，st4，st_ilg1，st_ilg2，st_ilg3); SIGNAL current_state, next_state: states; ... COM：PROCESS(current_state, state_Inputs) -- 组合逻辑进程 BEGIN CASE current_state IS -- 确定当前状态的状态值 ... WHEN OTHERS = next_state = st0; END case; (2)利用others语句对未提到的状态作统一处理． (3)如果系统容错要求不高，为了降低成本，可以不做非法状态处理。 WHEN OTHERS = next_state =“XXX”; 实 验 用状态机对ADC0809的采样控制电路的实现 (1)实验目的:用状态机对A/D转换器ADC0809的采样控制电路的实现。 (2)实验原理：ADC0809的采样控制原理(自己查资料) (3)实验内容：利用MAX+plusII进行文本编辑输入和仿真测试；给出仿真波形。最后进行引脚锁定并进行测试，硬件验证电路对ADC0809的控制功能。(源程序附后) ADC0809的工作时序及引脚图 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADCINT IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　　　　　　　　　　　　　 --ADC0809的8位转换数据输出 CLK ,EOC : IN STD_LOGIC; --CLK是转换工作时钟 LOCK1, ALE, START, OE, ADDA : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(