[信息与通信]EDA技术及应用第3章.ppt

第三章 第3章 原理图输入设计方法 3.1 原理图设计方法 3.2 一位全加器设计 3.3 数字电子钟设计 3.4 利用LPM兆功能块的电路设计 3.5 波形输入设计 c. 选择完下载文件后，单击 OK 确定，出现如图所示的 编程界面。 d. 单击 Program 按钮进行下载编程（若为 FPGA 芯片 单击Configure）。 原理图图形设计总结—P41—P53 11》元件编译 12》选择器件—管脚分配 13》波形设定+波形仿真 14》波形分析 15》器件编程 作业练习---用图形设计综合练习1 设计一个4位二进制减法器 [写出设计的全过程 ] 9月22日 交作业 作业练习 1》电路图 2》电路图 3》电路图 绘图设计 设计一个4位二进制的加法器 第一步：描绘一个4位二进制的加法器总图 绘图设计 设计一个4位二进制的加法器 第二步：分解一位二进制的加法器图 原理图图形设计总结—P38--P41 1》建立文件 2》进入原理图设计页面 3》输入元件 4》元件编辑 6》给输入输出口命名 7》总线设定 5》连线 8》保存文件 9》将当前文件设定为工程文件 10》创建专用元件封装 （1）定义器件： 2. 电路编译与适配 a. 选择 Assign\Device 选项，弹出 Device 对话框。 b. 在 Device Family 下拉列表框中选择适配器件的系列，在 Devices 中选择器件的型号，然后单击 ok 按钮。 c. 如果不对适配器件的型号进行选择，该软件将自动选择适合本电路的器件进行编译适配。 （本设计中选择7000S系列的EPM7128SLC84-15器件） （2）编译适配： 选择 MAX+plusⅡ\Compiler ，弹出 Compiler 窗口。 单击 Start 按钮开始编译并显示编译结果，生成下载文件。如果编译时选择的芯片是 CPLD ，则生成 *. pof 文件；如果是 FPGA 芯片，则生成 *. sof 文件，以备硬件下载编程时调用。同时生成 *. rpt 报告文件，可详细查看编译结果。如果有错误待修改后再进行编译适配。 （1）添加仿真激励信号 3. 电路仿真 a. 选择 MAX+plusⅡ\Wave Editor 选项，弹出波形编辑窗口。 b. 将鼠标移至空白处并单击右键，出现对话框窗口 。 c. 选择 Enter Node from SNF 选项并按鼠标左键确认，出现如图所示对话框。 单击 List 和 = 按钮， 选择欲仿真的输入/输出端口。 d. 单击 OK，窗口中列出了被仿真电路的输入、输出端口。在本电路中，半加器的输出为网格状，表示未仿真前其输出是未知的 。 调整管脚顺序 ：选中被调整的管脚，并按住鼠标左键拖动至相应位置即可 e. 电路输入端口添加激励信号 选中欲添加信号的管脚，窗口左边的信号源按钮变成可操作状态。根据电路实际要求选择信号源种类。 选择工具 文本工具，用来插入注释 移动逻辑电平转换点或编辑波形 放大或缩小波形 调整显示区域的大小 以低电平 0 （或高电平 1）覆盖所选波形 以不定态 X （或高阻态 Z）覆盖所选波形 反转所选波形的逻辑电平 以时钟波形覆盖所选节点 以计数序列覆盖所选的单个组的全部或部分波形 f. 选择仿真时间 点击 File\Name 出现如图所示的对话框，在光标处可进行仿真时间的设置。 根据电路实际要求确定仿真时间的长短，在本设计中我们选择软件默认的时间1μs即可观察到半加器的 4 个输出状态。 g. 为输入端口添加信号 选中A 输入端 然后点击窗口左侧的时钟信号源图标 出现如图所示的对话框。 选择初始电平为“0”，时钟周期为“200ns”，倍数为“1”（时钟周期倍数只能为整数倍），单击 OK 确认。 按同样的方法为B输入端添加激励信号，时钟周期倍数为A输入端的2倍。这样我们就为A、B输入端分别添加了时钟周期为200ns和400ns的激励信号。 h. 保存激励信号编辑结果 点击 File/Save 菜单出现如图所示对话框。 文件名称和原理图文件一致，扩展名为“.scf” ，单击OK保存激励信号编辑结果。 半加器的激励信号如图所示。 （2）电路仿真 电路仿真属于设计校验，包括功能仿真（前仿真）和时序仿真（后仿真）。由于时序仿真的结果比较接近实际器件仿真的结果，因此本设计采用时序仿真。 a. 选择MAX+plusⅡ\Simulator选项，弹出仿真器窗口 。 b. 单击 Start 开始仿真 。 c. 电路仿真完成后，单击Open SCF 打开波形