[理学]第4章 组合逻辑电路.pptVIP

* 在前面讨论组合逻辑电路时，我们只研究了输入和输出稳定状态之间的关系，而没有考虑信号传输中的时延问题。也就是说，当输入信号逻辑电平发生变化的瞬间，其输出是否是稳定的输出呢？ 实际上，信号经过任何逻辑门和导线都会产生时间延迟，这就使得当电路所有输入达到稳定状态时，输出并不是立即达到稳定状态。延时是一个有害的因素，它可引起信号的波形参数变坏，更严重的是在电路中产生竞争险象。 组合电路的输入是稳定的逻辑电平时，是不会产生竞争险象的。 产生竞争险象的主要原因是 ? 时间延迟 ? 多输入信号不可能真正同时发生变化。 有竞争，并不一定产生冒险现象，但产生冒险现象就一定有竞争存在。 * 竞争是指逻辑门的两个输入信号从不同电平同时向相反电平跳变的现象。如：与非门的两个输入信号A和B，A 由0 → 1，B 由1 → 0 就存在竞争现象。 由于竞争的存在 ，在电路的输出端产生了与逻辑关系相违背的尖脉冲现象，称为竞争险象。 险象是一种瞬态现象，它表现为在输出端产生了不应有的尖脉冲，暂时地破坏了正常的逻辑关系，偏离了真值表，造成逻辑功能瞬时紊乱。一旦瞬态过程结束，可恢复正常的逻辑关系。但其危害不可忽视，尤其是当组合电路的输出用来驱动时序电路时，就有可能造成严重的后果。 * 图（a）为 的逻辑电路图和波形图 图(b)为 的逻辑电路图和波形图 “1”型 险象 “0”型 险象 * 4.9.1 冒险现象的识别 判断一个电路是否产生险象的方法有： 代数法 卡诺图法 1、代数法 只要F在一定条件下变换成 或 ，其电路就可能产生竞争险象。 例12： 已知 ，判断实现此函数的逻辑电路是否可能产生竞争险象？ * 2、卡诺图法 函数的卡诺图中，若发现某两个卡诺圈存在“相切”的关系，即两个相邻最小项被两个不同的卡诺圈包含，则实现该函数的电路可能产生险象。 例13：已知 ，试判断实现该函数的电路是否可能产生现象险象？ * 4.9.2 消除冒险现象的方法 消去竞争冒险的方法通常有以下三种： 1．发现并消掉互补变量 2．增加乘积项（冗余项） 3．输出端并联电容（4～20pf） * * 4.5.4 数据选择器应用举例 例4-19 由数据选择器和数据分配器一起构成的数据分时传送系统如图4-48所示，试分析其工作原理。 解：图4-48为一个8位数据分时传送系统。74LS151在地址输入端作用下，将并行八位数据变为串行输出。74LS138接成数据分配器，在地址输入端作用下将串行八位数据还原成并行数据输出。由于两者的地址输入端是连接在一起的，所以可以实现八位数据的分时传送。 * * 4.6 加法器 两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化做若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。 在数字电路中，常用的运算电路有半加器、全加器和四位二进制并行加法器 主要内容: 半加器及全加器电路 两种多位加法器 加法器的应用及其功能扩展 二进制减法运算电路 * 4.6.1半加器 能对两个1位二进制数进行相加而求得和及向高位进位的逻辑电路称为半加器。 由半加器真值表可知Ai 、Bi是加数，Si是本位和值，Ci是向高位的进位数。 得到半加器的输出逻辑函数表达式为 * 半加器的逻辑电路图和逻辑符号如图所示。 * 4.6.2 全加器 能对两个1位二进制数进行相加并考虑低位来的进位求得和及向高位进位的逻辑电路称为全加器。 由全加器真值表可知Ai 、Bi是加数，Ci－1是低位的进位数，Si是本位和值，Ci是向高位的进位数。 得到全加器的输出逻辑函数表达式为： * 全加器的逻辑电路图和逻辑符号如图