[工学]34 VHDL并行语句.pptVIP

3.4 VHDL并行语句 * 并行语句——出现在结构体中，各语句并行（同步）运行，与书写的顺序无关。 一、并行语句的种类 ARCHITECTURE 生成语句 条件信号赋值语句 元件例化语句 并行信号赋值语句 块语句 进程语句 并行过程调用语句 信号 信号 信号 信号 信号 信号 END ARCHITECTURE 二、并行语句的使用结构 ARCHITECTURE 结构体名 OF 实体名 IS 说明语句 BEGIN 并行语句 END ARCHITECTURE 结构体名 3.4.1?? 进程语句 进程语句属于并行语句，它在VHDL中使用最频繁、最能体现VHDL风格。 进程语句格式： [进程标号：]PROCESS [（敏感信号参数表）] [IS] [进程说明部分] BEGIN 顺序描述语句 END PROCESS [进程标号]； 例5，同步清除十进制加法计数器的描述 LIBRARY IEEE； USE IEEE.STD LOGIC 1164.ALL ENTITY cnt10 IS PORT（clr：IN STD LOGIC； clk：IN STD LOGIC； cnt：BUFFER INTEGER RANGE 9 DOWNTO 0)； END cnt10 ； ARCHITECTURE example5 OF cnt10 IS BEGIN PROCESS BEGIN WAIT UNTIL clk‘EVENT AND clk=’1’； IF (clr=’1’ OR cnt=9) THEN cnt=0； ELSE Cnt=cnt+1； END IF； END PROCESS； END example5； 3.4.2 块语句 功能：将一个大系统程序分解为若干子系统（块）编写，便于程序的编写、调试和查错。 格式：块名：BLOCK [说明部分] BEGIN … --以并行语句构成的块体 END BLOCK 块名 例如：假设CPU芯片由算术逻辑运算单元ALU和寄存器组REG8组成，REG8又由8个REG1、REG2、…子块构成，其程序结构为： LIBRARY IEEE； USE IEEE.STD LOGIC 1164.ALL ENTITY CPU IS PORT（clk，RESET：IN STD LOGIC； ADDERS：OUT STD LOGIC_VECTOR（31 DOWNTO 0）； DATA：INOUT STD LOGIC VECTOR（7 DOWNTO 0）； END CPU ； ARCHITECTURE CPU_ALU_REG8 OF CPU IS SIGANL ibus,dbus:STD_LOGIC_VECTOR(31 DOWNTO 0); --定义全局量 BEGIN ALU：BLOCK SIGNAL Qbus：STD_LOGIC_VECTOR(31 DOWNTO 0)；--定义局域量 BEGIN --ALU块行为描述语句 END ALU； REG8 BLOCK SIGNALZbus：STD_LOGIC_VECTOR(31 DOWNTO 0)；--定义局域量 BEGIN REG1 BLOCK SIGNAL Zbus1：STD_LOGIC_VECTOR(31 DOWNTO 0)；--定义子局域量 BEGIN --REG1子块行为描述语句 END REG1 … END REG8 END CPU_ALU_REG8 说明：在结构体中定义的全局量可以在各块结构中使用；块结构中定义局域量只能在本块及所属的子块中使用；子块中定义子局域量只能在子块中使用。 3.4.1 并行信号赋值语句 一、简单信号赋值语句 格式：赋值目标=表达式; 例如：output1=a AND b； 规则：赋值目标必须是信号，而且出现在结构体或块语句中 二、条件信号赋值语句 格式： 赋值目标=表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE … 表达式； 例如：对4选1多路选择器的描述 … z=a WHEN s=”00” ELSE b WHEN s=”01” ELSE c WHEN s=”10” ELSE d； … 三、选择信号赋值语句 格式： WITH 选择表达式 SELECT 赋值目标信号=表达式 WHEN 选择值, --以“，”号结束 表达式 WHEN 选择值,