[工学]第四章 VHDL的主要描述语句.ppt

label2：PROCESS（tmp1，a_Cin） BEGIN tmp2= tmp1AND a_Cin ； END PROCESS label2； label3：PROCESS（tmp1，a_Cin） BEGIN a_S = tmp1XOR a_Cin ； END PROCESS label3； label4：PROCESS（a_A，a_B，tmp2） BEGIN a_Co = tmp2 OR（a_A AND a_B）； END PROCESS label4； END BLOCK ex； END dataflow； 在上面的例子中，结构体内含有4个进程语句，这4个进程语句是并行关系，共同形成了一个块语句。 在实际应用中，一个块语句中又可以包含多个子块语句，这样循环嵌套以形成一个大规模的硬件电路。 4.2.3 并行信号代入语句 信号代入语句有两种：一种是在结构体中的进程内使用，此时它作为一种顺序语句出现；另一种是在结构体的进程之外使用，此时它是一种并行语句，因此称之为并行信号代入语句。 并行信号代入语句的语法格式为： 信号量 = 敏感信号量表达式； 需要注意的是，一条信号代入语句与一个信号代入的进程语句是等价的，我们可以把一条信号代入语句改写成一个信号代入的进程语句。 例: LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY and_gat IS PORT（a：IN STD_LOGIC； b：IN STD_LOGIC； y：OUT STD_LOGIC）； END and_gat； ARCHITECTURE behave OF and_gat IS BEGIN y = a AND b； --并行信号代入语句（在结构体进程之外） AND behave； 本例是一个2输入与门的VHDL描述，在结构体中使用了并行信号代入语句。下面是2输入与门的另一种VHDL描述，在描述的结构体中采用了与上述并行信号代入语句等价的进程语句。 例: LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY and_gat IS PORT（a：IN STD_LOGIC； b：IN STD_LOGIC； y：OUT STD_LOGIC）； END and_gat； ARCHITECTURE behave OF and_gat IS BEGIN PROCESS （a，b） BEGIN y = a AND b； --进程语句( 顺序语句) AND PROCESS； AND behave； 通过对上述两个例子的分析可见：从并行信号代入语句描述来看，当代入符号“=”右边的值发生任何变化时，信号代入语句的操作立即执行，将信号代入符号“=”右边的表达式代入给左边的信号量；从进程语句的描述来看，当进程敏感信号表中的敏感信号量发生变化时，进程将被启动，顺序信号代入语句将被执行以完成信号的代入操作。 在VHDL中提供了三种并行信号代入语句： ·并发信号代入语句 ·条件信号代入语句 ·选择信号代入语句 (1) 并发信号代入语句 信号代入语句在进程内部执行时，它是一种顺序语句；信号代入语句在结构体的进程之外出现时，它作为并发语句的形式出现。作为并发信号代入语句，在结构体中他们是并行执行的，他们的执行顺序与书写无关。 并发信号代入语句是靠事件驱动的。对于并发信号代入语句来说，只有代入符号“=”右边的对象有事件发生时才会执行该语句。 在实际设计中，并发信号代入语句常用来进行加法器、乘法器、除法器和比较器等多种逻辑电路的描述。下面是一个用VHDL并发语句描述的全加器的例子。 例: LIBRARY IEEE; USE IEEE. STD_LOGIC_1164.ALL; ENTITY add IS PORT（A：IN STD_LOGIC； B：IN STD_LOGIC； Cin：IN STD_LOGIC；