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第5章 存储器原理与接口 冯·诺依曼提出存储程序工作原理之后，存储器的性能一直是计算机性能的最主要指标之一。 本章解决的问题 存储器分类 多层存储结构概念 主存储器及存储控制 8086系统的存储器组织 现代内存芯片技术 一. 存储器的分类 一. 存储器的分类 1. 随机存取存储器RAM 二. 多层存储器结构的概念 二. 多层存储器结构的概念 二. 多层存储器结构的概念 二. 多层存储器结构的概念 二. 多层存储器结构的概念 三. 主存储器及存储控制 三. 主存储器及存储控制 三. 主存储器及存储控制 三. 主存储器及存储控制 2×1位存储体 4×1位存储体 3）典型RAM结构 4）地址译码方式 三. 主存储器及存储控制 三. 主存储器及存储控制 四. 8086系统的存储器组织 四. 8086系统的存储器组织 四. 8086系统的存储器组织 关于存储器芯片外部地址 D15-D8 10 9 8 7 6 5 4 3 2 1 0 D7-D0 A11~A0 MOV AX, [0000H] MOV AX, [0001H] 关于存储器芯片外部地址 D15-D8 10 9 8 7 6 5 4 3 2 1 0 D7-D0 A12~A1 MOV AX, [0000H] MOV AX, [0002H] 字扩展：数据总线宽度不变，容量/字数扩展 [例题4] 用2142（1K×4）芯片构成2K×4的数据存储器。 D3~D0 OD A9~A0 WR CS1 CS2 D3~D0 OD A9~A0 WR CS1 CS2 D3~D0 RD A10~A1 WR Yi 地址 译码器 1K×4 → 2K×4 A0 BHE D3~D0 OD A9~A0 WR CS1 CS2 D3~D0 OD A9~A0 WR CS1 CS2 D3~D0 RD A10~A1 WR 1K×4 → 2K×4 A0 Y0 地址 译码器 Y1 地址 译码器 [例题5] 用6264（8K×8）芯片构成16K×8的数据存储器。 字扩展：数据总线宽度不变，容量/字数扩展 CS OE A12~A0 D7~D0 CS OE A12~A0 D7~D0 Y0 RD A13~A1 D7~D0 地址 译码器 WR WR WR A0 地址 译码器 Y1 [例题6] 用6264（8K×8）芯片构成16K字的数据存储器。 字位同时扩展 小结—— 译码方式选择:局部译码方式、全局译码方式。 CPU提供的信号 A19～A0 D15～D0 ＃RD、M/＃IO、#WR 位扩展：容量不变，数据宽度增加的连接方式。 字扩展：容量扩展，数据总线宽度不变。 存储器连接常见设计题目 1、已知芯片参数，设计存储器，地址用户分配。 2、已知存储器地址和芯片参数，设计存储器。 3、已知存储器地址，设计存储器，芯片用户选择 4、已知存储器连接，计算存储器地址 2、已知存储器地址和芯片参数，设计存储器。 新教材P142，例5-1：采用27256芯片，设计ROM扩展电路，容量32K字，地址始于00000H 27256是32K×8的芯片，因此，需要多少片？ 地址从00000H开始，意即至0FFFFH结束。 0000 0000 0000 0000 0000 0000 1111 1111 1111 1111 也就是说，无论其他地址如何变化，A19～A16均是0，都能选中该存储器，故可以用A19～A16作译码器输入，而其他地址线作为片内寻址。 CE OE A14~A0 D7~D0 CE OE A14~A0 D7~D0 D15~D8 D7~D0 A15~A1 RD A B C G Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2 A B C G Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2 CE A16 A17 A18 M/IO A19 ＋5V 译码器输入的地址连线不是唯一的 单译码结构 16×4位（16字4位）存储器，一次读/写4位，寻址范围16＝24，译码器输出端线16根。 思考：假设存储器是1KB，那么，译码器的输出端线需要多少根？ 双译码结构 思考：假设存储器是1KB，那么，译码器的输出端线需要多少根？ 当地址位数n很大时，将n分成接近相等的两部分，分别译码，产生一组X地址线和一组Y地址线，而后交叉形成矩阵，选择相应的字存储单元。 4. 主存储器的基本操作 CPU MEM MAR MBR 地址总线k位 数据总线n位 RD WR MCF 主存容量 2K字 字长n位 4. 主存储器的基本操作 地址总线 数据总线 RD WR MCF 读操作时序 1、8086 CPU的存储器接口 8086存储器系统中，20位地址线决定了最大寻址空间是1