基于FPGA的数字系统设计演示幻灯片.pptVIP

* 综合电路： * 6.12.3 表达式替代 例6.36 * * * * 6.13 循环的综合 Verilog的循环语句： for、 forever、 repeat、 while * 静态循环： 循环的迭代次数在仿真前能由编译器确定（即迭代次数是固定的并且与数据无关）。 非静态循环： 循环的迭代次数是由运算中的某个变量决定的。与数据相关。 * * 6.13.1 不带内嵌定时控制的 静态循环 例6.38 求数据中1的个数。 单个时钟周期内完成。 循环不包含内部定时控制，是一个静 态循环，即循环次数与输入数据无关。 循环计算生成组合逻辑电路，采用寄 存类型输出 * * 仿真结果： * * 6.13.2 带内嵌定时控制的 静态循环 如果一个静态循环具有一个内嵌 边沿敏感事件控制表达式，该循环的 计算可以被外部时钟信号同步，并且 可分布在一个或多个时钟周期上。 * 例6.39 求数据中1的位数的等效描述一 * * 例6.39 求数据中1的位数的等效描述二 * * 例6.39 求数据中1的位数的等效描述三 * 三种描述的仿真结果： * 6.13.3 不带内嵌定时控制的 非静态循环 对于仿真前不能确定循环次数的非静 态循环，如果该循环没有内嵌定时控制， 则其行为能够被仿真，但不能综合。 因为循环次数依赖于数据，此种循环 不能静态地展开。 * 例6.40 * 仿真结果： * 仿真结果： * 6.13.4 带内嵌定时控制的 非静态循环 带内嵌定时控制的非静态循环可以实现多周期运算。 数据依赖性并不是综合的障碍，可将循环的动作分布到多个时钟周期上实现。 * 例6.41 采用while循环内部的边沿敏感 定时控制 * * 6.8 状态编码 状态分配、状态编码： 将一个码值分配给机器各个状态的任务。 状态编码决定了用以保持状态所需的触发 器的数量，并且影响着实现状态机下一状态和 输出逻辑的复杂度。 一个有N种状态的状态机将至少需要log2N 个触发器来存储状态编码。 * 手动分配状态编码的原则： 1、如果对于某个给定的输入，两个状态会跳转到 相同的下一状态，则给它们分配相邻的码值。 2、对相邻的状态分配相邻的码值。 3、对于某个给定的输入具有相同输出的状态，分 配相邻的码值。 以上原则可简化实现输出和下一状态功能的组合逻辑电路。 * 常见状态分配编码 # Binary One-Hot Gray Johnson 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0000000000000001 0000000000000010 0000000000000100 0000000000001000 0000000000010000 0000000000100000 0000000001000000 0000000010000000 0000000100000000 0000001000000000 0000010000000000 0000100000000000 0001000000000000 0010000000000000 0100000000000000 1000000000000000 0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 10000000000100000111000111110111111111111110111110001110000010000000 * Binary码： 使用最少数量的触发器，译码逻辑较复杂。 Gray码： 与Binary位数相同，其特点是两个相邻的码值仅变化一位，使用时可减少电路中