[信息与通信]verilog实现多种有限状态机FSM.docVIP

AbstractFSM在數位電路中非常重要，藉由FSM，可以讓數位電路也能循序地執行起演算法。本文將詳細討論各種FSM coding style的優缺點，並歸納出推薦的coding style。 Introduction使用環境：Debussy 5.4 v9 + ModelSim SE 6.3e + Quartus II 8.1 本文將討論以下主題： 1.Moore FSM的架構 2.Moore FSM各種coding style比較 3.Mealy FSM架構 4.Mealy FSM各種coding style比較 5.實務上推薦的coding style 6.Conclusion 若要讓數位電路也能循序地執行演算法，最簡單的方式可以使用D-FF產生counter，根據counter的值去決定要執行不同的程式碼，如此也能達到使數位電路循序執行演算法的目的，不過這種方式僅適用於很簡單的演算法，在一般規模的演算法若使用counter方式，程式碼將不容易維護，所以實務上會使用FSM方式來實現演算法。 其實FSM方式也是利用counter來實現，所謂的counter，並不是只有counter = counter + 1才算是counter，FSM的state register就是廣義的counter，只是這種counter不是一直加1而已，而是有自己的遞增規則。FSM只是提供了一種較為高階與較容易維護的方式來實現演算法。 Moore FSM架構 ? 一般在寫FSM時，會以Moore FSM為主，所以先討論Moore。由上圖可知，Moore FSM內部由3個block所構成：Next state logic，State register與Output logic。 Next state logic：純粹的組合邏輯，以整個module的input與目前的state為輸入，目的在產生下一個state值存入state register。 State register：由D-FF所構成，將Next state logic所產生的state存入register。 Output logic：純粹的組合邏輯，根據目前的state產生整個module的output。 所以可以發現，整個Moore FSM事實上是由2塊的組合邏輯與1塊D-FF所構成，我們常聽到所謂的一段式、二段式與三段式FSM，事實上就是由這3個block排列組合而成。 Moore FSM各種coding style比較 為了要實際比較各種coding style，在此舉一個簡單的例子，若input w_i為連續2個clk為high，則output會在下1個clk產生周期為1 T的high pulse，timing diagram如上圖所示。 因此設計了Moore FSM，state diagram如上圖所示，接下來要做的就是用各種coding style來實現這個Moore FSM。 1.使用3個always (三段式) simple_fsm_moore_3_always_best.v / Verilog 1 /*  2 (C) OOMusou 2011  3  4 Filename : simple_fsm_moore_3_always_best.v 5 Synthesizer : Quartus II 8.1 6 Description : 3 always block for moore fsm (BEST) 7 Release : Jun.05,2011 1.0 8 ?*/ 9 10 ?module simple_fsm (11 clk,12 rst_n,13 w_i,14 z_o15 );16 17 ?input clk;18 ?input rst_n;19 ?input w_i;20 ?output z_o;21 22 ?parameter IDLE = 2b00;23 ?parameter S0 = 2b01;24 ?parameter S1 = 2b10;25 ?26 ?reg [1:0] curr_state;27 ?reg [1:0] next_state;28 ?reg z_o;29 30 ?// state reg31 ?always@(posedge clk or negedge rst_n)32 if (~rst_n) curr_state = IDLE;33 else curr_state = next_state;34 35 ?// next state logic 36 ?always@(*)