[理学]第三、四、五、六讲第5章.pptVIP

第三讲 一、教学内容： 第5章 VHDL设计初步 5.1 多路选择器VHDL描述 二、学目的及要求： 1、通过多个设计实例，初步了解用VHDL表达和设计电路的方法； 2、掌握VHDL语言现象和语句规则； 三、授课课时：2课时 四、教学重点、难点： 1、VHDL语句结构； 2、顺序语句、并行语句的特点； 说明： 本章通过数个简单、完整而典型的VHDL设计实例，了解VHDL语言现象和语言规则。 思考题： 用VHDL实现8选1多路选择器。 参考程序： Library ieee; Use ieee.std_logic_1164.all; ENTITY mux81a IS PORT( a0,a1,a2,a3,a4,a5,a6,a7 : IN BIT ; s : IN std_logic_vector (3 downto 0); y : OUT BIT ) ; END ENTITY mux81a ; ARCHITECTURE two OF mux81a IS BEGIN PROCESS (a0,a1,a2,a3,a4,a5,a6,a7, s) BEGIN IF s =“000” THEN y = a0 ; 作业： P127 5-1 5-2 第四、五讲 一、教学内容：5.2 寄存器描述及其VHDL语言现象 二、学目的及要求： 1、掌握寄存器的VHDL语言描述方法； 2、掌握时序电路的VHDL不同表达方式； 三、授课课时：4课时 四、教学重点、难点：时序电路的VHDL不同表示方式； 用VHDL设计7段16进制译码器真值表 七段16进制译码器实体结构图 5. 不完整条件语句与时序电路 【例5-9】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; Q = Q1 ; END PROCESS ; END bhv; 思考题： 用异步逻辑设计方法设计四位二进制计数器 参考程序： 仿真结果： 作业： P128 5-4 5-5 第六讲 一、教学内容：5.3 1位二进制全加器的VHDL设计 5.4 VHDL编译与仿真 二、学目的及要求： 1、掌握CASE语句、并置操作符和元件例化方法； 2、掌握VHDL编译与仿真； 三、授课课时：2课时 四、教学重点、难点： 1、VHDL语句结构； 2、顺序语句、并行语句的特点； VHDL编译与仿真 1、文件存盘：以当前文件中的实体名作为主名、扩展名为.VHD的文件名存盘。 2、选择主菜单的File－Project－set project to current file ，以当前文件作为工程文件。 3、选择器件。 4、编译。 5、打开波形编辑窗口，并编辑测试波形文件。 6、波形文件存盘（注意：必须以VHDL文件的主名为波形文件的主名，波形文件的扩展名为.scf。 7、仿真。 8、如有必要，将当前器件进行包装成一个器件，以备其它程序调用。 作业： P128 5-6 5.2.2 D触发器VHDL描述的语言现象说明 1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS(0,1); STD_LOGIC数据类型定义： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); STD_LOGIC所定义的9种数据的含义是： ‘U’表示未初始化的； ‘X’表示强未知的； ‘0’表示强逻辑0； ‘1’表示强逻辑1； ‘Z’表示高阻态；