[生物学]Verilog HDL1.pptVIP

Verilog HDL的历史 1981年Gateway Automation硬件描述语言公司成立； 1983年该公司发布“Verilog HDL”及其仿真器； 1985年推出改进产品Verilog HDL-XL; 1983-1987年Verilog HDL可以描述硬件和测试激励的行为结构，Verilog-XL较快，特别在门级，并能处理万门以上的设计。Verilog-XL仿真器是解释型的，便于设计者交互地调试硬件描述，便于发现设计中出现的问题。 1987年Synonsys公司开始使用Verilog行为语言作为它综合工具的输入； 1989年12月 Cadence公司并购了Gateway公司； Verilog HDL的历史 1990年初Cadence公司把Verilog HDL和Verilog-XL分成单独产品，发布了Verilog HDL,与VHDL竞争。Open Verilog International(OVI)成立，OVI由Verilog HDL的使用者和CAE供应商组成，制定标准。 1993年 几乎所有ASIC厂商支持Verilog HDL,认为Verilog-XL是最好的仿真器。OVI推出2.0版本的Verilog HDL规范，IEEE接收将OVI的Verilog2.0作为IEEE标准的提案。 1995年12月，定出Verilog HDL的标准IEEE 1364。 Verilog HDL、PLI和SDF Verilog HDL 是一种描述电子设计的硬件描述语言； 编程语言接口(PLI)是Verilog仿真器和一种编程语言如C语言之间路径和数据结构的接口； 标准延时格式(SDF)是模型反标延时信息用的文件格式。 Module的抽象层次 由关键词module和enmodule定义Verilog的models 结构化、行为的功能和定时描述 结构化模型功能 行为化模型功能 将models作为另一个models中的零件建立起一种models的具体元件（instance) Model的层次 自底向上的设计流程（4 1） 自顶向下的设计流程（1 3） 层次化的标志符 Models 构造Verilog设计的基本模块 端口如何提供模块跨层次的通信 PORT连接的规则 PORT连接不合法的例子 PORT连接的规则 端口的例子 端口的例子 装配一个模型 数据从一处往另一处通过数据对象，数据对象拥有的“值集”称为数据类型。 选择准确的数据类型分类 Nets数据对象（表示元件之间的结构化连接） register数据对象(表示行为模型中储存数据的变量) 数据类型说明 整型数 整数中值的扩展方法 实数 字符串 选正确的数据类型 Verilog的门级原型 Verilog的晶体管级原型 N输入原型 有固定input/output 的原型 原型装配的文法和门级/晶体管级的延时 逻辑值和信号强度 多驱动时决断仿真结果的例子（1） 多驱动时决断仿真结果的例子（2） 常用术语： 空格键 注释 Verilog认大小写 避开用的标志符 *net数据类型用于结构连接 *由结构化连接激励的信号要用net类型 下例，在module内部： input端口in1用reg类型无效 in2可用net类型。 out1用reg类型， out2用net类型均无效 在module外部， 类型为reg的PORTb不能连到output. 故编辑是报告了上述错误 module dev (in1,in2,out1,out2); input in1,in2; output out1,out2; reg in1; //not valid tri in2; //valid reg out1; //valid wire out2; //valid module top.v; reg a,b; wire c,d; dev dev1 (a,c,b,d); //not valid //reg b cannot connect to output //port 2 module(s) to be compiled, 0 UDP(s) to be compiled. Error: register illegal in output or inout port (top.v line 5) Error: 1 在VerilogHDL语言中已预定义了门级原型 and n-input AND gate nand n-input NAND bate or n-input OR gate