[工学]testbench设计初步.ppt

Testbench实例 六进制计数器的验证 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt6_tb is end cnt6_tb; architecture rtl of cnt6_tb is component cnt6 port( clr,en,clk :in std_logic; q :out std_logic_vector(2 downto 0)); end component; signal clr :std_logic:=0; signal en :std_logic:=0; signal clk :std_logic:=0; signal q :std_logic_vector(2 downto 0); constant clk_period :time :=10 ns; begin DUT:cnt6 port map(clk=clk,en=en,clr=clr,q=q); Testbench实例 六进制计数器的验证（续） clk_gen:process begin wait for clk_period/2; clk=1; wait for clk_period/2; clk=0; end process; clr_gen:process begin clr=0; wait for 15 ns; clr=1; wait; end process; en_gen:process begin en=0; wait for 25 ns; en=1; wait; end process; end rtl; ① ② ③ 本章小结 VHDL仿真概述 VHDL仿真作用与工具 VHDL仿真类型 仿真延时 延时模型 仿真流程图 仿真模型的基本结构 仿真测试平台文件（Testbench） Testbench简介 Testbench基本结构 激励信号的产生 时钟信号 复位信号 复杂周期性信号 两相关性信号 一般激励信号 典型错误 Testbench综合应用实例 * Testbench简介 Testbench基本结构 激励信号的产生 Testbench实例 仿真测试平台文件Testbench 时钟信号的产生 复位信号的产生 复杂周期性信号的产生 使用DELAYED属性产生两相关性信号 一般激励信号的产生 典型错误 激励信号的产生 激励信号的产生 时钟信号的产生 时钟信号是同步设计中最重要的信号之一。是属于周期性出现的信号。 时钟信号分类： （1）对称时钟信号（占空比为50%） （2）非对称时钟信号（占空比不是50% ） Testbench中产生时钟信号方式： （1）并行的信号赋值语句 （2）单独process进程 clk1、clk2和clk3有何区别？试画出其波形 激励信号的产生 时钟信号的产生 使用并行的信号赋值语句产生时钟信号 …… signal clk1: std_logic := 0; signal clk2: std_logic; constant clk_period : time := 40 ns; …… clk1 = not clk1 after clk_period/2; clk2 = 0 after clk_period/4 when clk2=1 else 1 after 3*clk_period/4 when clk2=0 else ‘1’; clk3 = 0 after clk_period/4 when clk3=1 else 1 after 3*clk_period/4 when clk3=0 else 0; …… 激励信号的产生 时钟信号的产生 使用并行的信号赋值语句产生时钟信号 …… signal clk1: std_logic := 0; signal clk2: std_logic; constant clk_period : time := 40 ns; …… clk1