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2007.7.2 计算机组成原理 * 下面以世界上最大可编程逻辑器件的供应商Altera 公司的FPGA/CPLD 集成开发软件MAX+plus II为例，给读者简要介绍一下用VHDL 语言对可编程逻辑器件FPGA/CPLD开发的流程。 使用VHDL 语言和MAX+plus II软件进行FPGA/CPLD开发的设计流程如下： （1）设计输入：采用VHDL语言描述。 （2）仍然编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。 2007.7.2 计算机组成原理 * （3）仿真：仿真包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计目的逻辑功能是否正确。 思考：结合VHDL语言的编程实例，请编程设计一个可以实现两位二进制相加的全加器电路。 （4）编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。 2007.7.2 计算机组成原理 * 根据表达式画出全加器逻辑图如图2-9（a）所示，图2-9（b）是全加器的符号。 (a)逻辑图 (b)符号 图2-9 全加器电路 二. 计算机中常用的逻辑电路 专用功能电路 1. 加法器和算术逻辑单元 2. 译码器和编码器 3. 数据选择器 4. 触发器和寄存器、计数器 阵列逻辑电路 5. 存储器芯片 RAM 和 ROM 6. 通用阵列逻辑 GAL 7. 复杂的可编程逻辑器件 CPLD: MACH器件 8. 现场可编程门阵列 FPGA 器件 计算机中常用的逻辑器件 计算机中常用的逻辑器件，包括组合逻辑和时序逻辑电路两大类别；也可以划分为专用功能和通用功能电路两大类别。 组合逻辑电路的输出状态只取决于当前输入信号的状态，与过去的输入信号的状态无关，例如加法器，译码器，编码器，数据选择器等电路； 时序逻辑电路的输出状态不仅和当前的输入信号的状态有关，还与以前的输入信号的状态有关，即时序逻辑电路有记忆功能，最基本的记忆电路是触发器，包括电平触发器和边沿触发器，由基本触发器可以构成寄存器，计数器等部件； 从器件的集成度和功能区分，可把组合逻辑电路和时序逻辑电路划分成低集成度的、只提供专用功能的器件，和高集成度的、现场可编程的通用功能电路，例如通用阵列逻辑GAL，复杂的可编程逻辑器件 CPLD，包括门阵列器件FPGA，都能实现各种组合逻辑或时序逻辑电路功能，使用更方便和灵活。 1. 加法器和算术逻辑单元 加法器是计算机中最常用的组合逻辑器件，主要完成两个补码数据的相加运算，减法运算也是使用加法器电路完成的。 一位的加法器可以对本位两个二进制数据和低一位送上来的一个进位信号的完成相加运算，产生本位的和以及送往高一位的进位输出信号。 由多个一位的加法器，可以构成同时完成对多位数据相加运算的并行加法器，此时需要正确连接高低位数据之间的进位输入与输出信号。 若各数据位之间的进位信号是逐位传送，被称为串行进位，当加法器的位数较多时，会使加法运算的速度大大降低；从加速加法进位信号的传送速度考虑，也可以实现多位的并行进位，各位之间几乎同时产生送到高位的进位输出信号。 乘除法运算，也可以通过多次的循环迭代利用加法器完成。 加法器和算术逻辑单元 计算机不仅要完成对数值数据的算术运算功能，还要完成对逻辑数据的逻辑运算功能，例如与运算，或运算等等。 在计算机中，通常会把对数值数据的算术运算功能和对逻辑数据的逻辑运算功能，合并到一起用同一套电路实现，这种电路就是算术逻辑单元，英文缩写是 ALU，用与、或、非门等电路实现，其设计过程和逻辑表达式在数字电路教材中有详细说明，这些内容是 “数字逻辑和数字集成电路” 的重点知识。 多位的 ALU 不仅要产生算术运算、逻辑运算的结果，还要给出结果特征情况，例如算术运算是否产生了向更高位的进位，结果是否为零，结果的符号为正还是为负，是否溢出等；对逻辑运算通常只能检查结果是否为零，不存在进位和溢出等问题。 要 ALU 运算，就涉及选择参加运算的数据来源，要完成的运算功能，结果的处置方案，特征位的保存等多方面的问题，要有办法控制 ALU 的运行状态。 一位加法器的设计过程 其设计过程可以通过如下3步完成： （1）写出加法器逻辑的真值表； （2