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第二章 ASIC设计思想流程 内容提要： IC设计的思想 IC设计实现方法 ASIC流程 FPGA流程 §2.1 IC设计思想 1、一般软件设计（解释型，编译型）特点 指令按时间顺序串行执行 e.g.1单片机：由指令数控制计时长短 单片机：12M时钟 12个时钟－1个机械周期（1μs） e.g.2软件：Windows，多任务－分成时隙顺序完成： 优先级，系统忙 2、HDL设计特点 ① 硬件、结构上的并行性 不同信号的处理在时间上是并发的 ∴作为描述硬件的HDL语言， 结构上也必须具有并发性的特点 ② 时序性 数电：0，1序列 单独信号并不能得出信号值，须结合时钟。 3、核心思想 Verilog HDL语言所编写的不是软件,而是电路，因此其程序编写充分考虑到电路的特点。 电路是人设计的，EDA软件和语言都只是工具。在设计电路时头脑里要有电路的框架。 e.g. 十/二十分频器 系统级描述；黑盒，要求 输入信号：CLK（时钟） Control（1：十分频，0：二十分频）； 输出信号：Out，分频后时钟 方案一： 方案二： 方案一结果 方案二结果 ★速度与面积的基本矛盾 §2.2集成电路设计实现方法 1、设计实现方法分类 当代集成电路的设计实现方法一般分为全定制方法、半定制方法和可编程逻辑器件FPGA实现方法 三种。 全定制方法 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。它适用于要求得到最高速度、最低功耗和最省面积的芯片设计。全定制设计的特点：针对每个晶体管进行电路参数和版图优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。通常是利用人机交互式图形编辑系统，由版图设计人员设计版图中各个器件及器件之间的连线。但工作效率低，一般一个人一天只能画几十个器件。通常ASIC很少采用这种全定制设计方法，因为它的设计周期长，设计成本很高。 半定制方法 半定制方法是一种基于元件库的设计方法。适用于芯片性能指标较高而生产批量又比较大的芯片设计。半定制设计的特点：芯片的布局布线是在一种不太受约束的条件下进行的，因而设计的自由度较大，芯片中没有无用的单元或晶体管，芯片面积较小。十分适用于ASIC的设计。但与全定制方法相似，半定制的实现方法需要自行完成掩模设计、功能验证、可靠性分析，需多种软件工具协同完成。此外，半定制实现方式的设计周期也较长，通常需要几个月的时间；流片生产的一次性投入也较大，通常需要数万美元。 可编程逻辑器件FPGA实现方法 所谓可编程逻辑器件是指器件的逻辑功能不是固定不变的，而是可以由用户根据应用的需要进行改变的，即由编程来确定器件的逻辑功能。它是近年来迅速发展起来的，用于ASIC设计的一种新方法。它提供了用户可编程和自己制造的能力，极大地缩短了设计和制造时间。 2、半定制ASIC流程 一个软件工具流程 3、FPGA流程 4、不同实现方法的比较 §2.3 EDA工具简介 公司： Synopsys：新思，收购avanti后最大；综 合能力强。 Cadence：益华，仿真强，Verilog HDL提出者。 Mentor Graphics：主攻后期物理验证。 Magma：新兴，综合能力强。 Xilink，Altera，Actel等。生产FPGA/CPLD硬件，也提供软件平台。 Synplicity：只提供FPGA软件。 ASIC软件 仿真： Cadence：Verilog－XL，NC-XL，NC-Verilog，NC-VHDL Synopsys：Vcs Mentor：Modelsim 综合： Synopsys：Dc(Design Complier)，BC（Behavior Compiler） Cadence：Ambit Gatebuilt Magma：BLAST Create 静态时序分析： Synopsys：Primetime 布局布线： Cadence：Assura Magma：BLAST Fussion（包括物理验证） 物理验证：DRC（设计规则检查）ERC（电气规则检查） LVS（形式验证），PPE（寄生参数提取） Mentor：Calibre 新趋势：平台化，集成化； Cadence：Encounter SOC数字平台 Virtuoso 模数混合平台 Synopsys：Galaxy 设计实现平台（综合） Discovery 设计验证平台（仿真） FPGA软件 Altera－Max+PlusП，Q