原创力文档- 32
- 0
- 约3.08千字
- 约 5页
- 2018-03-08 发布于河南
- 举报
VHDL仿真报告
VHDL仿真报告
一、小组成员：
徐瑞邯张 琨李 勋二、所选题目：（程序见压缩包，某些波形cp周期较长，缩小尺度后仍可看到整个周期）
徐瑞邯：74LS169和4选1MUX组成的模四加减计数器(6-40b)：
波形如下：
张琨：波形发生器（波形如下）（6-38(1)）：
李勋：0100111序列检测器(6-41)：（两种方法）
波形如下：
三、所提问题及部分解答：
徐瑞邯的问题：
1、如何在RTL Viewer中显示每个端口，而不是以矢量位型显示？（效果如图所示）
答：把矢量型数据转化为位型数据，例如可以把q换成q0 q1 q2 q3，但是会增加程序的复杂度，特别是在count_mux中例化元件时，会增加很多端口的例化，个人认为如果为了看清具体线路连接，可以做此修改（工程见压缩包），如果只是为了实现功能，则没有必要修改。
2、时钟信号用程序能否自动产生？
答：在ModelSim 中可以用wait for产生时钟信号程序如下
clock:process
begin
wait for 10 ns;
clk=not clk;
end process clock;
而在Quartus II中wait for 只能用于仿真，不能出现在实体的进程中。目前是在波形输入中手动加入时钟信号，如果把波形输入文件导出为vht文件（Tes
文档评论（0）