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基于FPGA的多功能数字钟的设计 摘要 数字钟是采用数字电路实现对时、分、秒数字显示的计时装置,是人们日常生活中不可少的必需品。本文介绍了应用FPGA芯片设计多功能数字钟的一种方案，并讨讨论了有关使用FPGA芯片和VHDL语言实现数字钟设计的技术问题。 Design of Abstract Keywords 目录 0.引言……………………………………………………………………4 1.设计要求说明…………………………………………………………4 1.1设计要求…………………………………………………………4 1.2完成情况说明……………………………………………………4 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 …………4 2.1计时电路…………………………………………………………5 2.2异步清零电路 ………………………………………………5 2.3校时、校分功能电路……………………………………………5 2.4报时电路……………………………………………………………6 2.5分频电路………………………………………………………7 2.6闹钟及音乐闹铃电路…………………………………………………9 2.7秒表计时电路…………………………………………………………15 2.8 译码显示电路……………………………………………………15 2.9逻辑总图…………………………………………………………16 3.设计感想…………………………………………………………………17 参考文献………………………………………………………………17 0．引言 数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度远远超过老式钟表。钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。 设计要求说明 1.1设计要求 设计一个具有校时、校分、清零，保持和整点报时功能的数字钟。 多数字钟采用层次化的方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可采用原理图方法实现，也可采用文本输入法实现。 数字钟的具体设计要求具有如下功能： ①数字钟的最大计时显示23小时59分59秒； ②在数字钟正常工作时可以进行快速校时和校分，即拨动开关K1可对小时进行校正，拨动开关K2可对分钟进行校正； ③在数字钟正常工作情况下，可以对其进行不断电复位，即拨动开关K3可以使时、分、秒回零； ④整点报时是要求数字钟在每小时整点来到前进行鸣叫，鸣叫频率是在59分53秒、55秒、57秒时为500Hz，59分59秒时为1KHz； ⑤哟啊去所有开关具有去抖动功能。 对设计电路进行功能仿真。 将仿真通过的逻辑电路下载到EDA实验系统，对其进行验证。 1.2完成情况说明： 对于实验要求的基本功能我们设计的电路都能准确实现。另外，我们还附加了显示星期、秒表、闹钟时间来时播放音乐等功能。 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 通过分析多功能数字钟的设计要求和所要实现的功能，应用层次化方法设计出数字钟应由计时模块、分频脉冲模块、译码显示模块、校时校分和清零模块、报时模块等几个模块组成，其原理框图如下图1所示： 图1 数字钟的原理框图 2．1计时电路 通过分析数字钟的功能，知道数字钟计时周期是24小时，因此必须设置模24的小时计数器，两个模为60的计数器实现分和秒的计数，三个计数器之间构成进为关系，即秒计数器为分计数器提供计数脉冲信号，分计数器为时计数器提供计数脉冲信号。另外，如果想要数字钟还可以显示星期的话，还应添加一个模7的星期计数器，由时计数器提供计数脉冲信号。从全局设计考虑计时器应具有使能端和异步清零端。 为实现计时功能，我们可以选用74160通过反馈清零法来构成模7、模24和模60计数器。分别用2片74160做成1个模7计数器、1个模24计数器和2个模60计数器。这4个计时器使用相同的1hz脉冲，将他们的进位端都连好，分计数器的个位的ENT接59秒，时计数器的个位的ENT接59分59秒，星期计时器的ENT接23小时59分59秒。由于是反馈清零法，所以将秒计数器、分计数器的状态60，时计数器的状态24，星期计数器的状态7分别接给各自的清零端，这样就可以实现计数功能了。 2.2异步清零电路 为实现异步清零功能，可以将异步清零开关KK3分别和各个计数器的清零信号的取反相或非后再接给清零端。这样，当KK3关闭（低电平）时，计数器正常计数；当开关KK3开启（高电平）时，计数器全部异步清零。 2.3校时、校分功能电路 数字钟的校时和校分功能原理相同，通过开关KK1、KK2控制工作状态。当KK1打到低电平、KK2打到低电平时，各计数器的ENT端接的都是正常