六十进制计数器的设计VHDL.doc

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2018-02-25 发布于山东
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六十进制计数器的设计VHDL.doc

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实验六六十进制计数器的设计一、实验目的 1．进一步掌握VHDL语言中元件例化语句的使用 2．通过本实验，巩固利用VHDL语言进行EDA设计的流程二、实验原理 1．先分别设计一个六进制和十进制的计数器，并生成符号文件 2．利用生成的底层元件符号，设计六十进制计数器顶层文件三、实验步骤（略）四、实验结果实验八六十进制计数器的设计六进制计数器源程序cnt6.vhd：十进制计数器源程序cnt10.vhd：设计两输入端与门元件：将要使用的元件包装入库：顶层文件的设计方法一：六十进制计数器的顶层文件原理图CNT60TOP.gdf 方法二：使用元件例化语句设计的六十进制计数器源程序cnt60top.vhd：