[理学]第五章_VHDL设计1.ppt

5.1 多路选择器VHDL描述 5.2 寄存器描述及其VHDL语言现象 5.3 1位二进制全加器的VHDL设计 5.4 基本组合逻辑电路VHDL描述 5.5 扩展设计 实验 课堂练习： D触发器扩展应用 延迟电路 D触发器扩展应用 微分电路(延迟电路的应用) 将原来可能超过一个时钟脉冲周期宽度的信号微分成恰好只有一个周期。 微分信号形式有三种：上升沿微分，下降沿微分、升降沿微分。 扩展设计 用仿真软件测试74181器件功能。 理解74181ALU器件的基本功能，并用VHDL语言进行描述8位多功能ALU。 不带符号位的阵列乘法器 习 题 习 题 习 题 习 题 习 题 习 题 习 题 综合设计实例：智力竞赛抢答器设计 1.抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 2.设置一个主持人“复位”按钮。 3.主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2～3秒的音响。 4.设置一个计分电路，每组开始预置100分，由主持人记分，答对一次加10分。 实 验 实验5-1 简单组合电路的设计 (4) 实验内容3：引脚锁定以及硬件下载测试。若目标器件是EPF10K10，建议选实验电路模式5(附图1-7)，用键1(PIO0，引脚号为5)控制s0；用键2(PIO1，引脚号为6)控制s1；a3、a2和a1分别接clock5(引脚号为83)、clock0(引脚号为2)和clock2(引脚号为43)；输出信号outy仍接扬声器spker(引脚号为3)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。引脚锁定窗如图5-24所示。最后进行编译、下载和硬件测试实验。 实 验 实验5-1 简单组合电路的设计 (5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。 (6) 附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。 首先用QuartusⅡ完成本章第3节给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。 (7) 实验习题：以此1位二进制全加器为基本元件，用例化语句写出8位二进制全加器的顶层文件，并讨论此加法器的电路特性。 实 验 实验5-2 简单时序电路的设计 (1) 实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和硬件测试。 (2) 实验内容1：根据实验5-1的步骤和要求，设计触发器(使用例5-9)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 (3) 实验内容2：根据实验5-1的步骤和要求，设计锁存器(使用例5-18)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 (4) 实验报告：分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点，给出实验报告。 (5) 实验思考题：用例5-9中的时钟边沿检测表述，如何获得电平触发型锁存器？ 5-1. 画出与下例实体描述对应的原理图符号元件： ENTITY buf3s IS -- 实体1： 三态缓冲器 PORT (input : IN STD_LOGIC ; -- 输入端 enable : IN STD_LOGIC ; -- 使能端 output : OUT STD_LOGIC ) ; -- 输出端 END buf3x ; ENTITY mux21 IS --实体2： 2选1多路选择器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 5-2. 图3-17所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 图3-17 4选1多路选择器 5-3. 图3-18所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用C