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二选一
module al(out,a,b,sel);
input a,b;
output out;
reg out;
always @(a or b or sel)
begin
if(sel) out=b;
else out=a;
end
endmodule
键盘去抖动
module zxh(d,clk,q);
input d,clk;
output q;
reg q1,q2;
always @(posedge clk)
begin
q1=d;
q2=~q1;
end
assign q=d q1 q2;
endmodule
占空比为50%的四分频器
module fd4(clkin,reset,qout);
input clkin,reset;
output qout;
reg qout;
reg[2:0] s;
always @(posedge clkin)
begin
if(!reset) qout=0;
else if(s3) s=s+1;
else s=0;
if(s=1) qout=0;
else qout=1;
end
endmodule
半整数分频器（5.5倍）
mdule fdiv5_5(clkin,clr,clkout);
input clkin,clr;
output clkout;
reg clkout;
reg clk1,clk2;
integer count;
xor xor1(clk2,clkin,clk1); //异或门
always @(posedge clkout or negedge clr) //2分频器
begin
if(~clr)
begin
clk1=1’b0;
end
else clk1=~clk1;
end
always @(posedge clk2 or negedge clr)
begin
if(~clr)
begin
count=0;
clkout=1’b0;
end
else if(count==5) //只需要改count的值，即可实现不同模的分频
begin
count=0; clkout=1’b1;
end
else
begin
count=count+1;clkout=1’b0;
end
end
endmodule
五．同步清0和同步置1的D触发器(同步敏感信号只有一个)
module jy(q,qn,d,set,reset,clk);
input d,set,clk,reset;
output q,qn;
reg q,qn;
always @(posedge clk)
begin
if(reset) begin q=0; qn=1; end //同步清零，高电平有效
else if(set) begin q=1; qn=0; end //同步置数，高电平有效
else begin q=d; qn=~d; end
end
endmodule
异步清0，异步置1的D触发器（异步敏感信号有多个）
module jy(q,qn,d,set,reset,clk);
input d,set,reset,clk;
output q,qn;
reg q,qn;
always @(posedge clk or negedge set or negedge reset)
begin
if(!reset) begin q=0; qn=1; end //异步清零，低电平有效
else if(!set) begin q=1; qn=0; end //异步置数，低电平有效
else begin q=d; qn=~d; end
end
endmodule
求累加和++……+(n20) (1+2+3+……+n同理)
module add(n,sum,clk);
input [4:0] n;
input clk;
output [31:0] sum;
reg
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