[]第3章 逻辑门电路.pptVIP

(d) 三极管的开关特性 二.TTL“与非”门的参数 3.3.4门电路使用常识 TTL系列产品及其特点 对多余输入端的处理 （a）悬空,虽然悬空相当于“1”,不影响“与门”、“与非门”的逻辑关系，但易受外界的干扰，导致电路的逻辑功能不正常，因此，多余输入端要根据实际需要作适当处理。 3. 实际NMOS 逻辑非门 4. 与非门 5. 或非门 (2) 电流传输特性： iD +VDD B1 G1 D1 S1 + uI - uO TN TP B2 D2 S2 G2 VSS A B C D E F UTN VDD UTH UTP UNL UNH 0 uO / V uI / V A B C D E F 0 iD / mA uI / V UTH 电压传输特性 电流传输特性 AB、EF 段： TN、TP总有一个为 截止状态，故 iD ? 0 。 CD 段： TN、Tp 均导通，流过两管的漏极电流达到最大值 iD = iD（max) 。 阈值电压： UTH = 0.5 VDD （VDD = 3 ~ 18 V） A B TN1 TP1 TN2 TP2 Y 0 0 0 1 1 0 1 1 截 通 截 通 通 通 通 截 截 通 截 截 截 截 通 通 1 1 1 0 与非门 一、CMOS 与非门 uA +VDD +10V V SS T P1 T N1 T P2 T N2 A B Y uB uY A B 0 0 1 0 0 1 1 1 Y = 3.4.3 其他类型的CMOS 门电路 或非门 二、CMOS 或非门 uA +VDD +10V V SS T P1 T N1 T N2 T P2 A B Y uB uY A B TN1 TP1 TN2 TP2 Y 0 0 0 1 1 0 1 1 截 通 截 通 通 通 通 截 截 通 截 截 截 截 通 通 1 0 0 0 A B ≥1 0 0 1 0 0 1 1 1 三、CMOS 与门和或门 1. CMOS 与门 A B Y 1 +VDD V SS T P1 T N1 T P2 T N2 A B Y A B Y +VDD B1 G1 D1 S1 A TN TP B2 D2 S2 G2 VSS 2. CMOS 或门 Y 1 +VDD B1 G1 D1 S1 A TN TP B2 D2 S2 G2 VSS A B ≥1 A B Y ≥1 +VDD V SS T P1 T N1 T N2 T P2 A B Y 四、 CMOS 与或非门和异或门 1. CMOS 与或非门 1). 电路组成： A B C D ≥1 Y A B C D Y 1 2). 工作原理： 由CMOS 基本电路(与非门和反相器)组成。 A B C D E 电压传输特性 典型值3.6V， ?2.4V为合格 典型值0.3V， ?0.4V为合格 输出高电平电压UOH 输出低电平电压UOL 输出高电平电压UOH和输出低电平电压UOL UO/V 0 1 2 3 1 2 3 4 Ui /V A B D E 低电平噪声容限电压UNL—允许叠加在输入低电平电压上的最大噪声（或干扰）电压。 UNL=UOFF –UIL 允许叠加干扰 定量说明门电路抗干扰能力 UOFF UOFF是保证输出为额定高电平的90%时所对应的最大输入低电平电压。 0.9UOH 输入 低电平 电压UIL 0 1 2 3 1 2 3 4 Ui /V UO/V 输入 高电平 电压UIH A B 高电平噪声容限电压UNH—允许叠加在输入高 电平电压上的最大噪声（或干扰）电压。 UNH=UIH–UON 允许叠加干扰 定量说明门电路抗干扰能力 UON UON是保证输出为额定低电平时所对应的最小输入高电平电压。 D E 0 1 2 3 1 2 3 4 Ui /V UO/V 指一个“与非”门能带同类门的最大数目，它表示带负载的能力。对于TTL“与非”门 NO ? 8。 输入高电平电流 IIH和输入低电平电流 IIL 当某一输入端接高电平，其余输入端接低电 平时，流入该输入端的电流，称为高电平输入电流 IIH（?A）。 当某一输入端接低电平，其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流 IIL（mA）。 扇出系数NO 传输延迟时间 1 uI uO 50%Uom 50%Uim t uI 0 t uO 0 Uim Uom tPHL — 输出电压由高到 低时的传输延迟 时间。 tpd — 平均传输延迟时间 tPLH — 输出电压由低到