[信息与通信]数字电路课件第六章_清华.pptVIP

第六章 时序逻辑电路 一、时序逻辑电路 功能特点：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。 例：串行加法器 二、时序电路的一般方框图如下： 三、时序电路的分类 1. 同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后 2. Mealy型和Moore型 Mealy型： Moore型： 3. 画出状态转换图 4.画出时序图 例： 3. 状态转换图 *6.2.3 异步时序逻辑电路的分析方法 各触发器的时钟不同时发生 例： 6.3.2 计数器 用于计数、分频、定时、产生节拍脉冲等 分类： 按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制和循环码… 按计数容量分，十进制，六十进制… 一、同步计数器 同步二进制计数器 ①同步二进制加法计数器 原理：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。 由此得出规律:若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： 器件实例：74161 ②同步二进制减法计数器 原理：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。 由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为： ③同步加减计数器 a.单时钟方式 器件实例：74LS191（用T触发器） b.双时钟方式 器件实例：74LS193（采用T’触发器，即T=1） 2. 同步十进制计数器 ①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。 器件实例：74 160 ②减法计数器 基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。 ③十进制可逆计数器 基本原理一致，电路只用到0000~1001的十个状态 实例器件 单时钟：74LS190,168 双时钟：74LS192， 二. 异步计数器 1. 二进制计数器 ①异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转 ②异步二进制减法计数器 在末位-1时，从低位到高位逐位借位方式工作。 原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转 2、异步十进制加法计数器 原理： 在4位二进制异步 加法计数器上修改 而成. 要跳过 1010 ~ 1111这六 个状态 器件实例：二－五－十进制异步计数器74LS290 三、任意进制计数器的构成方法 用已有的N进制芯片，组成M进制计数器，是常用的方法。 1. N M 原理：计数循环过程中设法跳过N－M个状态。 具体方法：置零法 置数法 例：将十进制的74160接成六进制计数器 例：将十进制的74160接成六进制计数器 置数法 (a)置入0000 (b)置入1001 2. N M ①M=N1×N2 先用前面的方法分别接成N1和N2两个计数器。 N1和N2间的连接有两种方式： a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET） b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态 例：用两片74160接成一百进制计数器b ②M不可分解 采用整体置零和整体置数法： 先用两片接成 M’ M 的计数器 然后再采用置零或置数的方法 例：用74160接成二十九进制 1 .寄存器 用来存储一组代码或数据的逻辑部件。它的主要组成部分是触发器。 器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能 扩展应用（4位 8位） 四、移位寄存器型计数器 1. 环形计数器 2. 扭环形计数器 五、计数器应用实例 例1，计数器+译码器→顺序节拍脉冲发生器 例2，计数器+数据选择器→序列脉冲发生器 6.4.1 同步时序逻辑电路的设计方法 设计的一般步骤 一、逻辑抽象，求出状态转换图或状态转换表 1. 确定输入/输出变量、电路状态数。 2. 定义输入/输出逻辑状态以及每个电路状态的含意，并对电路状态进行编号。 3. 按设计要求列出状态转换表，或画出状态转换图。 二、状态化简 若两个状态在相同的输入下有相同的输出，并转换到同一个次态，则称为等价状态；等价状态可以合并。 三、状态分配（编码）