VHDL语言程序及其详细注释.ppt

加法器和寄存累加器 专业：电路与系统 姓名：程兴宏 学号：201021005 一个全加器 entity full_Adder is 黑体表示关键字，定义实体，实体名为full_Adder generic (TS:TIME:=0.11ns;TC:=0.1ns);类属参数说明 port (x,y,cin: in BIT; cout,sum: out BIT);端口说明，输入输出及其类型 end full_Adder;实体说明结束 architecture Behave of Full_Adder is 实体的结构体名称及其所属关系 begin 结构体语句部分 sum =x xor y xor cin after TS; --信号赋值有延时 Cout = (x and y) or (x and Cin) or (Y and Cin) after TC; end;结构体说明结束 8位行波进位加法器 entity Adder8 is 定义实体，实体名为 port (A,B;in BIT_VECTOR(7downto 0); Cin: in BIT; Cout:out BIT;端口说明，输入输出及其类型 Sum: out BIT_VECTOR(7 downto 0)); end Adder8;实体说明结束 architecture Structure of Adder8 is 实体的结构体名称及其所属关系 component Full_Adder Full_Adder是别的文件已定义的元件，在此声明，以备调用 port (x,y,cin: in BIT; cout,sum: out BIT); end component;结束声明，COMPONENT,END COMPONENT之间是元件引脚的定义 signal c: BIT_VECTOR(7downto 0);定义信号 Begin 结构体开始 for generate是为了同一类关系的循环描述，是一种简化写法 stages: for i in 7 downto 0 generate 整体布局描述 LowBit: if i = 0 generate 局部布局描述 FA:Full_Adder port map (A(0),B(0),Cin,C(0),Sum(0)); end generate; otherBits : if i /= 0 generate FA:Full_Adder port map (A(i),B(i),C(i-1),C(i),Sum(i)); end generate; end generate; Cout = C(7);信号赋值 end;结构体描述结束 上升沿触发的异步清零的D触发器 entity DFFClr is 定义实体，实体名为 generic (TRQ : TIME :=2 ns;TCQ : TIME :=2ns);类属参数说明 port (CLR,CLK,D: in BIT; Q,QB : out BIT);端口说明，输入输出及其类型 end;实体说明结束 architecture Behave of DFFClr is实体的结构体名称及其所属关系 signal Qi : BIT;定义信号 begin QB = not Qi ; Q = Qi 结构体开始 信号赋值 process (CLR, CLK) begin 定义进程并且开始进程 if CLK = ‘1’ then Qi =‘0’ after TRQ 条件 延时 赋值 elsif CLK’EVENT and CLK= ‘1’ 当时钟信号clk发生改变并且clk=1 then Qi = D after TCQ; end if; end process;进程结束 end;结构体结束 一个八位寄存器 entity Register8 is 定义实体，实体名为 port (D ：in BIT_VECTOR(7downto 0);端口说明，输入输出及其类型 Clk，Clr: in BIT ; Q : out BIT_VECTOR(7 downto 0)); end;实体说明结束 architecture Structure of Register8 is 实体的结构体名称及其所属关系 component DFFClr 别的文件已定义的元件，在此声明，以备调用 port (Clr,Clk,D : in BIT; Q,QB : out B