VHDL程序2.docVIP

下载本文档

0
0
约3.51万字
约 14页
2018-03-05 发布于河南
举报
版权申诉

VHDL程序2.doc

1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

VHDL程序2

1.国歌 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GUOGE IS PORT(CLK,rst:in std_logic; out_bit:OUT STD_LOGIC); END GUOGE; ARCHITECTURE PVJ OF GUOGE IS SIGNAL time:STD_LOGIC_VECTOR(24 DOWNTO 0); signal music21:STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL L5,L6,L7,M1,M2,M3,M4,M5,M6:STD_LOGIC_VECTOR(16 DOWNTO 0); SIGNAL LL5,LL6,LL7,C,MM1,MM2,MM3,MM4,MM5,MM6,X0:STD_LOGIC; BEGIN process(clk,rst) begin X0=1; if clkevent and clk=1 then time=time+1; --将20M频率6分频 if L5=12755 then L5=00000000000000000;LL5=not LL5; else L5=L5+1; end if; if L6=11363 then L6=00000000000000000;LL6=not LL6; else L6=L6+1; end if; if L7=10124 then L7=00000000000000000;LL7=not LL7; else L7=L7+1; end if; if M1=9555 then M1=00000000000000000;MM1=not MM1; else M1=M1+1; end if; if M2=8513 then M2=00000000000000000;MM2=not MM2; else M2=M2+1; end if; if M3=7584 then M3=00000000000000000;MM3=not MM3; else M3=M3+1; end if; if M5=6377 then M5=00000000000000000;MM5=not MM5; else M5=M5+1; end if; if M6=5681 then M6=00000000000000000;MM6=not MM6; else M6=M6+1; end if; if time=2499999 then time=0000000000000000000000000;c=1; else c=0; end if; end if; end process; PROCESS(c,RST) BEG