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数字时钟VHDL设计(EDA)
数字时钟VHDL设计（eda设计实验）
模块一【六选一数据选择器】：
功能说明：将六组BCD码中的一组选出来进行BCD译码。布线如图所示。
VHDL语言代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity mux6 is
port(cnthh,cnthl,cntmh,cntml,cntsh,cntsl: in std_logic_vector(3 downto 0);
sel: in std_logic_vector(2 downto 0);
cntout: out std_logic_vector(3 downto 0)
);
end mux6;
architecture behav of mux6 is
begin
process(sel)
begin
case sel is
when 000=cntout=cntsl(3 downto 0);
when 001=cntout=cntsh(3 downto 0);
when 010=cntout=cntml(3 downto 0);
when 011=cntout=cntmh(3 downto 0);
when 100=cntout=cnthl(3 downto 0);
when 101=cntout=cnthh(3 downto 0);
when others=cntout=0000;
end case;
end process;
end behav;
模块二【BCD译码器】
功能说明：将BCD译码后驱动数码管显示。布线、管脚如图所示。
VHDL语言代码：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY BCDDECODER IS
PORT(
BCD :IN STD_LOGIC_VECTOR(3 DOWNTO 0);
SEGOUT :OUT STD_LOGIC_VECTOR(0 TO 6)
);
END BCDDECODER;
ARCHITECTURE a OF BCDDECODER IS
BEGIN
PROCESS(BCD)
BEGIN
CASE BCD IS
WHEN0000=SEGOUT=1111110;
WHEN0001=SEGOUT=0110000;
WHEN0010=SEGOUT=1101101;
WHEN0011=SEGOUT=1111001;
WHEN0100=SEGOUT=0110011;
WHEN0101=SEGOUT=1011011;
WHEN0110=SEGOUT=1011111;
WHEN0111=SEGOUT=1110000;
WHEN1000=SEGOUT=1111111;
WHEN1001=SEGOUT=1111011;
WHEN OTHERS=SEGOUT=0000000;
END CASE;
END PROCESS;
END a;
模块三【六进制计数器】
功能说明：其输出端作为实验板上138译码器的地址输入端，从而让留个数码管的选通信号SM1_SM2轮流工作。
VHDL语言代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt6a is
port(cp,reset: in std_logic;
sel: out std_logic_vector(2 downto 0)
);
end cnt6a;
architecture behav of cnt6a is
signal sec : std_logic_vector(2 downto 0);
begin
proces
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